65 нм технологиясы: CMOS өндірісіндегі жетістіктер мен қиындықтар
65 nm process
65нм CMOS технологиясы: Жартылай өткізгіштерді жасаудағы ең озық литографиялық түйін. 25нм дейін сызық ені, 130нм аралық. Intel, AMD және т.б. өндірушілер.
Ағылшыншамен салыстырыңыз: абзацты басыңыз — түпнұсқа терезеде ашылады. Абзац астындағы EN түймесі оны мәтін ішінде көрсетеді.
Кіріспе
65 нм процесі – көлемді CMOS (MOSFET) жартылай өткізгіштерді өндіруде қолданылатын жоғары дәлдікті литографиялық технология. Номиналды 65 нм процесінде басылған сызық ені (яғни транзистор қақпасының ұзындығы) 25 нм-ге дейін жете алады, ал екі сызық арасындағы қашықтық 130 нм-ден аспауы мүмкін.
Advanced lithographic node used in volume CMOS semiconductor fabrication
The 65 nm process is an advanced lithographic node used in volume CMOS (MOSFET) semiconductor fabrication. Printed linewidths (i. e. transistor gate lengths) can reach as low as 25 nm on a nominally 65 nm process, while the pitch between two lines may be greater than 130 nm.
Процесс тораптары
Салыстыру үшін, жасушалық рибосомалардың ұзындығы шамамен 20 нм-ге жетеді. Көбік кремний кристалдарының тор тұрақтылығы 0,543 нм болғандықтан, мұндай транзисторлардың ені 100 атомға жуық. 2007 жылдың қыркүйегіне қарай, Intel, AMD, IBM, UMC және Chartered компаниялары да 65 нм чиптерді өндіре бастады. Ерекшелік өлшемдері 65 нм немесе одан кем болуы мүмкін, бірақ литография үшін қолданылатын жарықтың толқын ұзындығы 193 нм және 248 нм құрайды. Толқын ұзындығынан кішірек ерекшеліктерді жасау үшін оптикалық жақындық түзету және фазалық ығысу маскалары сияқты арнайы бейнелеу технологиялары қажет. Бұл техникалардың құны толқын ұзындығынан кішірек жартылай өткізгіш өнімдерді өндіру құнына қосылады, әрбір технологиялық кезеңмен бірге құн экспоненциалды түрде өседі. Бұған қоса, бұл құн маска қабаттарының санының артуымен және технологияның шегінде осыншама көп қабаттарды басып шығарудан туындайтын өнімділіктің төмендеуімен күшейеді. Жаңа интегралды схемаларды жобалау кезінде бұл прототиптеу және өндіріс құнына әсер етеді. Қақпа қалыңдығы, тағы бір маңызды параметр, 1,2 нм-ге дейін азайтылды (Intel). Транзистордың «ауыстырғыш» бөлігін тек бірнеше атом ғана оқшаулайды, бұл зарядтың одан өтуіне мүмкіндік береді. Бұл қаламаған ағым кванттық туннельдеуден туындайды. Жоғары диэлектрлік тұрақтылығы бар қақпа диэлектриктерінің жаңа химиясы, қуатты тым көп тұтынудан сақтау үшін, қолда бар техникалармен, соның ішінде қосалқы қабаттың кернеуін және көп деңгейлі кернеулермен үйлестірілуі керек. Intel компаниясының 2002, 2004 және 2005 жылдарғы IEDM мақалалары транзистор өлшемдері енді басқа ерекшелік өлшемдерімен бірге кішірейтілмейтінін көрсетеді (қақпа ені 90 нм технологиясынан 65 нм технологиясына ауысқанда 220 нм-ден 210 нм-ге ғана өзгерді). Дегенмен, бір-бірімен байланыстар (металл және поликремний аралық қашықтығы) кішіреюді жалғастыруда, бұл чиптің ауданы мен құнын азайтады, сондай-ақ транзисторлар арасындағы қашықтықты қысқартады, нәтижесінде бұрынғы технологиялармен салыстырғанда жоғары өнімді және күрделі құрылғылар пайда болады. Intel-дің 65 нм процесінде транзистор тығыздығы шаршы миллиметрге 2,08 миллион транзисторды құрайды (MTr/mm2).
For comparison, cellular ribosomes are about 20 nm end to end. A crystal of bulk silicon has a lattice constant of 0.543 nm, so such transistors are on the order of 100 atoms across. By September 2007, Intel, AMD, IBM, UMC and Chartered were also producing 65 nm chips. While feature sizes may be drawn as 65 nm or less, the wavelengths of light used for lithography are 193 nm and 248 nm. Fabrication of sub wavelength features requires special imaging technologies, such as optical proximity correction and phase shifting masks. The cost of these techniques adds substantially to the cost of manufacturing sub wavelength semiconductor products, with the cost increasing exponentially with each advancing technology node. Furthermore, these costs are multiplied by an increasing number of mask layers that must be printed at the minimum pitch, and the reduction in yield from printing so many layers at the cutting edge of the technology. For new integrated circuit designs, this factors into the costs of prototyping and production. Gate thickness, another important dimension, is reduced to as little as 1.2 nm (Intel). Only a few atoms insulate the "switch" part of the transistor, causing charge to flow through it. This undesired leakage is caused by quantum tunneling. The new chemistry of high κ gate dielectrics must be combined with existing techniques, including substrate bias and multiple threshold voltages, to prevent leakage from prohibitively consuming power. IEDM papers from Intel in 2002, 2004, and 2005 illustrate the industry trend that the transistor sizes can no longer scale along with the rest of the feature dimensions (gate width only changed from 220 nm to 210 nm going from 90 nm to 65 nm technologies). However, the interconnects (metal and poly pitch) continue to shrink, thus reducing chip area and chip cost, as well as shortening the distance between transistors, leading to higher performance devices of greater complexity when compared with earlier nodes. Intel's 65nm process has a transistor density of 2.08 million transistors per square milimeter (MTr/mm2).