Сравнивайте с английским: нажмите на абзац — оригинал откроется в окне. Кнопка EN под абзацем показывает его прямо в тексте.
Введение
Продвинутый литографический узел, применяемый в массовом производстве CMOS полупроводников.
Advanced lithographic node used in volume CMOS semiconductor fabrication
Процесс 65 нм представляет собой продвинутый литографический узел, используемый в массовом производстве CMOS (MOSFET) полупроводников. Ширина напечатанных линий (то есть длина затворов транзисторов) может достигать 25 нм при номинальном процессе 65 нм, в то время как расстояние между двумя линиями может превышать 130 нм.
The 65 nm process is an advanced lithographic node used in volume CMOS (MOSFET) semiconductor fabrication. Printed linewidths (i. e. transistor gate lengths) can reach as low as 25 nm on a nominally 65 nm process, while the pitch between two lines may be greater than 130 nm.
Процессный узел
Для сравнения, клеточные рибосомы имеют размер около 20 нм от конца до конца. Кристалл объемного кремния имеет постоянную решетки 0,543 нм, поэтому такие транзисторы имеют размеры примерно в 100 атомов поперек. К сентябрю 2007 года Intel, AMD, IBM, UMC и Chartered также выпускали 65-нм чипы. Хотя размеры элементов могут быть указаны как 65 нм или меньше, длины волн света, используемые для литографии, составляют 193 нм и 248 нм. Изготовление элементов с размерами меньше длины волны требует специальных технологий формирования изображения, таких как оптическая коррекция близости и фазосдвигающие маски. Стоимость этих технологий существенно увеличивает стоимость производства полупроводниковых изделий с размерами меньше длины волны, причем стоимость экспоненциально возрастает с каждым новым технологическим узлом. Кроме того, эти затраты умножаются на растущее число слоев маски, которые необходимо печатать с минимальным шагом, и на снижение выхода годных изделий из-за печати такого большого количества слоев на передовом уровне технологии. При разработке новых интегральных схем это учитывается в затратах на создание прототипов и производство. Толщина затвора, еще один важный параметр, уменьшена до 1,2 нм (Intel). Только несколько атомов изолируют "переключающую" часть транзистора, что приводит к протеканию тока. Эта нежелательная утечка вызвана квантовым туннелированием. Новая химия высоко-κ диэлектриков затвора должна быть объединена с существующими методами, включая смещение подложки и использование множественных пороговых напряжений, чтобы предотвратить утечку, приводящую к чрезмерному энергопотреблению. Материалы IEDM от Intel, представленные в 2002, 2004 и 2005 годах, иллюстрируют отраслевую тенденцию, согласно которой размеры транзисторов больше не могут масштабироваться вместе с остальными размерами элементов (ширина затвора изменилась всего с 220 нм до 210 нм при переходе от 90-нм к 65-нм технологиям). Однако межсоединения (шаг металлических и поликремниевых линий) продолжают уменьшаться, что приводит к уменьшению площади чипа и его стоимости, а также к сокращению расстояния между транзисторами, что обеспечивает более высокую производительность и сложность устройств по сравнению с предыдущими технологическими узлами. 65-нм процесс Intel имеет плотность транзисторов 2,08 миллиона транзисторов на квадратный миллиметр (MTr/mm2).
For comparison, cellular ribosomes are about 20 nm end to end. A crystal of bulk silicon has a lattice constant of 0.543 nm, so such transistors are on the order of 100 atoms across. By September 2007, Intel, AMD, IBM, UMC and Chartered were also producing 65 nm chips. While feature sizes may be drawn as 65 nm or less, the wavelengths of light used for lithography are 193 nm and 248 nm. Fabrication of sub wavelength features requires special imaging technologies, such as optical proximity correction and phase shifting masks. The cost of these techniques adds substantially to the cost of manufacturing sub wavelength semiconductor products, with the cost increasing exponentially with each advancing technology node. Furthermore, these costs are multiplied by an increasing number of mask layers that must be printed at the minimum pitch, and the reduction in yield from printing so many layers at the cutting edge of the technology. For new integrated circuit designs, this factors into the costs of prototyping and production. Gate thickness, another important dimension, is reduced to as little as 1.2 nm (Intel). Only a few atoms insulate the "switch" part of the transistor, causing charge to flow through it. This undesired leakage is caused by quantum tunneling. The new chemistry of high κ gate dielectrics must be combined with existing techniques, including substrate bias and multiple threshold voltages, to prevent leakage from prohibitively consuming power. IEDM papers from Intel in 2002, 2004, and 2005 illustrate the industry trend that the transistor sizes can no longer scale along with the rest of the feature dimensions (gate width only changed from 220 nm to 210 nm going from 90 nm to 65 nm technologies). However, the interconnects (metal and poly pitch) continue to shrink, thus reducing chip area and chip cost, as well as shortening the distance between transistors, leading to higher performance devices of greater complexity when compared with earlier nodes. Intel's 65nm process has a transistor density of 2.08 million transistors per square milimeter (MTr/mm2).