MasPar компьютерлерінің архитектурасы және ерекшеліктері

Кіріспе

MasPar Computer Corporation – 1987 жылы Джефф Калб құрған мини-суперкомпьютерлерді сатушы компания. Компания Калифорния штатының Саннивейл қаласында орналасқан.

Жабдық

MasPar – SIMD суперкомпьютерлерін (векторлық машиналарға қарағанда) өндіруші. Бұл тәсілде АЛУ-лар жиынтығы орталық көзден таратылатын бағдарламаны тыңдайды. АЛУ-лар өздерінің деректерін ала алады, бірақ олардың барлығы орталық массивтік басқару блогының (ACU) бақылауында болады. Орталық сағаты бар. Басты назар коммуникация тиімділігіне және төменгі задержкаға аударылады. MasPar архитектурасы масштабтауға, өңдеу, жад және байланысты теңестіруге арналған. Maspar MP 1 PE және кейіннен екілік үйлесімді Maspar MP 2 PE – бұл ішкі әзірлемемен жасалған және HP немесе TI сияқты әртүрлі өндірушілерде шығарылған толықтай бапталған CMOS чиптері. Массивтік басқару блогы (ACU) нұсқауларды алуды басқарады. Бұл жүк сақтау архитектурасы. MasPar архитектурасы кең мағынада Гарвард архитектурасына жатады. ACU микрокодталған нұсқауларды алуды жүзеге асырады, бірақ сағатына 1 нұсқау сияқты RISC-ке қол жеткізеді. Деректерді алу мүмкіндігі бар арифметикалық бірліктер (АЛУ) чипке 32 данадан орнатылған. Әрбір АЛУ 8 басқа АЛУ-ға жақын көршілік принципі бойынша қосылады. Шекаралық қосылымдар чиптен шығарылады. Бұл схемада периметрлер тороид тәрізді оралуы мүмкін. Бір шкафтың ішінде 16 384 бірлікке дейін қосылуы мүмкін. Глобалды маршрутизатор, негізінен қиылысқан штрихтік коммутатор, процессор массивіне сыртқы I/O интерфейсін қамтамасыз етеді. MP 2 PE чипінде 32 процессор элементі бар, әрқайсысы 32 биттік АЛУ, қозғалатын нүктелік арифметика, регистрлер және баррельді ауыстырғыштан тұрады. Нұсқауларды алу функциясы алынып тасталып, ACU-ға орналастырылған. PE дизайны чипте 32 рет қайталанады. Чип DRAM, басқа процессор массиві чиптері және коммуникациялық маршрутизатор чиптерімен байланысуға арналған. Әрбір АЛУ, PE кесіндісі деп аталады, алпыс төрт 32 биттік регистрден тұрады, олар бүтін сандар мен қозғалатын нүктелік арифметика үшін қолданылады. Регистрлер биттік және байттық адрестеуге қолдайды. Қозғалатын нүктелік блок IEEE форматындағы сандарда бір және екі дәлдікті арифметикалық операцияларды орындайды. Әрбір PE кесіндісінде деректер жадының мекенжайы мен деректері үшін екі регистр бар. Әрбір PE-де жақын көршісімен кіріс және шығыс байланысын қамтамасыз ететін екі бір биттік сериялық порт бар. Байланыс бағыты жаһандық түрде бақыланады. PE-лерде I/O үшін жаһандық маршрутизаторға кіретін және шығатын жолдар да бар. Тарату порты деректердің бір данасын параллель деректерге "көтеруге" мүмкіндік береді. Сондай-ақ, жаһандық деректерді скалярлық нәтижеге "немесе" операциясы арқылы қосуға болады. Сериялық байланыс процессорлар арасында үйлестірілген регистрлік байланысты қамтамасыз ететін 1 Мбайт/с жылдамдықтағы биттік сериялық байланысты қолдайды. Әрбір процессордың DRAM-да іске асырылған өзінің жергілікті жады бар. Процессорларда ішкі жад жоқ. Микрокодталған нұсқауларды декодтау қолданылады. Чиптегі 32 PE-лер екі топқа біріктірілген, олар ортақ жад интерфейсімен немесе M машинасымен қол жеткізеді. Жады мен регистрлерді пайдалануды жаһандық көрсеткіш кестесі қадағалайды. Жадқа жолдың ені 16 бит. Үлкен және кіші енді форматтары қолданылады. Әрбір процессордың өз 64 Кбайт жады бар. Тікелей және жанама деректер жады адрестеуі қолданылады. Чип 1.0 микрометрлік, екі деңгейлі, металл CMOS технологиясында жасалған, 0.8 ватт қуатты тұтынады және 208 контактілі PQFP корпусына орнатылған. 12.5 МГц салыстырмалы түрде төмен сағаттық жиілік қолданылады. Maspar машиналарының алдында әдетте VAX машинасы орналасқан. Оларға Fortran және C тілдеріне енгізілген кеңейтулер арқылы қол жеткізіледі. Толық IEEE бір және екі дәлдікті қозғалатын нүктелік арифметика қолданылады. АЛУ-лер үшін кэш жады қарастырылмаған. Жад интерфейсі АЛУ деректеріне қол жеткізу жылдамдығымен жұмыс істейтіндіктен кэш жады қажет емес. АЛУ деректер жады үшін жад басқаруды іске асырмайды. ACU нұсқаулық жады үшін сұраныс бойынша жадты виртуалды жад ретінде пайдаланады. MasPar компаниясы MP 2 PE чипі ламинатталған визиткаларды таратқан.

MasPar is unique in being a manufacturer of SIMD supercomputers (as opposed to vector machines). In this approach, a collection of ALU's listen to a program broadcast from a central source. The ALUs can do their own data fetch, but are all under control of a central Array Control Unit. There is a central clock. The emphasis is on communications efficiency, and low latency. The MasPar architecture is designed to scale, and balance processing, memory, and communication. The Maspar MP 1 PE and the later binary compatible Maspar MP 2 PE are full custom CMOS chips, designed in house, and fabricated by various vendors such as HP or TI. The Array Control Unit (ACU) handles instruction fetch. It is a load store architecture. The MasPar architecture is Harvard in a broad sense. The ACU implements a microcoded instruction fetch, but achieves a RISC like 1 instruction per clock. The Arithmetic units, ALUs with data fetch capability, are implemented 32 to a chip. Each ALU is connected in a nearest neighbor fashion to 8 others. The edge connections are brought off chip. In this scheme, the perimeters can be toroid wrapped. Up to 16,384 units can be connected within the confines of a cabinet. A global router, essentially a cross bar switch, provides external I/O to the processor array. The MP 2 PE chip contains 32 processor elements, each a full 32 bit ALU with floating point, registers, and a barrel shifter. Only the instruction fetch feature is removed, and placed in the ACU. The PE design is literally replicated 32 times on the chip. The chip is designed to interface to DRAM, to other processor array chips, and to communication router chips. Each ALU, called a PE slice, contains sixty four 32 bit registers that are used for both integer and floating point. The registers are both bit and byte addressable. The floating point unit handles single precision and double precision arithmetic on IEEE format numbers. Each PE slice contains two registers for data memory address, and the data. Each PE also has two one bit serial ports, one for inbound and one for outbound communication to its nearest neighbor. The direction of communication is controlled globally. The PEs also have inbound and outbound paths to a global router for I/O. A broadcast port allows a single instance of data to be "promoted" to parallel data. Alternately, global data can be 'or ed' to a scalar result. The serial links support 1 Mbyte/s bit serial communication that allows coordinated register register communication between processors. Each processor has its own local memory, implemented in DRAM. No internal memory is included on the processors. Microcoded instruction decode is used. The 32 PEs on a chip are clustered into two groups sharing a common memory interface, or M machine, for access. A global scoreboard keeps track of memory and register usage. The path to memory is 16 bits wide. Both big and little endian formats are supported. Each processor has its own 64 Kbyte of memory. Both direct and indirect data memory addressing are supported. The chip is implemented in 1.0 micrometre, two level, metal CMOS, dissipates 0.8 watt, and is packaged in a 208 pin PQFP. A relatively low clock rate of 12.5 MHz is used. The Maspar machines are front ended by a host machine, usually a VAX. They are accessed by extensions to Fortran and C. Full IEEE single and double precision floating point are supported. There is no cache for the ALUs. Cache is not required, due to the memory interface operating at commensurate speed with the ALU data accesses. The ALUs do not implement memory management for data memory. The ACU uses demand paged virtual memory for the instruction memory. As a gimmick MasPar handed out business cards with a MP 2 PE chip laminated to it.