Ағылшыншамен салыстырыңыз: абзацты басыңыз — түпнұсқа терезеде ашылады. Абзац астындағы EN түймесі оны мәтін ішінде көрсетеді.
Мазмұны
Кіріспе
Серияландырушы/дезириализатор жұбы желілік жабдықтарда Серияландырушы/дезириализатор (SerDes) - шектеулі кіріс/шығысты өтеуге арналған жоғары жылдамдықты байланыста жиі қолданылатын функционалдық блоктар жұбы. Бұл блоктар әр бағыттағы қатарлы және қатарлы интерфейстер арасындағы деректерді түрлендіреді. "SerDes" термині жалпы әр түрлі технологиялар мен қолданбаларда қолданылатын интерфейстерді білдіреді. SerDes-тің негізгі мақсаты - I/O тіректері мен өзара байланыстарын азайту үшін бір желі немесе дифференциалдық жұп арқылы деректерді беру.
Serializer/deserializer pair in network equipment
A Serializer/Deserializer (SerDes) is a pair of functional blocks commonly used in high speed communications to compensate for limited input/output. These blocks convert data between serial data and parallel interfaces in each direction. The term "SerDes" generically refers to interfaces used in various technologies and applications. The primary use of a SerDes is to provide data transmission over a single line or a differential pair in order to minimize the number of I/O pins and interconnects.
Жалпы функция
SerDes негізгі функциясы екі функционалдық блоктан тұрады: Параллельді сериялық шығыс (PISO) блогы (параллельді сериялық конвертер) және Сериялық параллельді шығыс (SIPO) блогы (сериялық параллельді конвертер). 4 түрлі SerDes архитектурасы бар: (1) Параллельді сағат SerDes, (2) Енгізілген сағат SerDes, (3) 8b/10b SerDes, (4) Биттік аралас SerDes. PISO (паралельді кіріс, сериялық шығыс) блогында әдетте қатарлы сағаттық кіріс, деректерді енгізу желілерінің жиынтығы және деректерді енгізу тұйықтамасы болады. Ол кіріс қатарлы сағатты сериялық жиілікке дейін көбейту үшін ішкі немесе сыртқы фазалық бұғатталған циклді (PLL) пайдалана алады. PISO-ның ең қарапайым түрі бір ауысу регистріне ие, ол параллельді деректерді параллельді сағатта бір рет қабылдайды және оны жоғары сериялық сағаттық жылдамдықпен ауыстырады. Сонымен қатар, іске асырулар сағат домендері арасында деректерді беру кезінде метақалыптылықты болдырмау үшін қос буферлі регистрді пайдалана алады. SIPO (Serial Input, Parallel Output) блогында әдетте қабылдау сағаты шығысы, деректер шығыс желілері мен шығыс деректер тұйықтарының жиынтығы болады. Қабылдау сағаты деректерді реттік сағатты қалпына келтіру әдісімен қалпына келтірілген болуы мүмкін. Алайда, сағатты жібермейтін SerDes PLL-ді дұрыс Tx жиілігіне бекіту үшін сілтеме сағатын қолданады, бұл дерек ағынында болатын төменгі гармоникалық жиіліктерден аулақ болады. SIPO блогы кіріс сағатты параллель бағамға дейін бөледі. Әдетте, іске асыруда қос буфер ретінде қосылған екі регистр болады. Бір регистр сериялық ағынды сағаттауға, ал екіншісі баяу, параллель жақтағы деректерді сақтауға қолданылады. SerDes кейбір түрлеріне кодтау/декодтау блоктары кіреді. Бұл кодтау/декодтау мақсаты, әдетте, сигнал өтпелерінің жылдамдығына статистикалық шек қою, қабылдаушыдағы сағатты оңай қалпына келтіру, кадрлауды қамтамасыз ету және DC теңгерімді қамтамасыз ету.
The basic SerDes function is made up of two functional blocks: the Parallel In Serial Out (PISO) block (aka Parallel to Serial converter) and the Serial In Parallel Out (SIPO) block (aka Serial to Parallel converter). There are 4 different SerDes architectures: (1) Parallel clock SerDes, (2) Embedded clock SerDes, (3) 8b/10b SerDes, (4) Bit interleaved SerDes. The PISO (Parallel Input, Serial Output) block typically has a parallel clock input, a set of data input lines, and input data latches. It may use an internal or external phase locked loop (PLL) to multiply the incoming parallel clock up to the serial frequency. The simplest form of the PISO has a single shift register that receives the parallel data once per parallel clock, and shifts it out at the higher serial clock rate. Implementations may also make use of a double buffered register to avoid metastability when transferring data between clock domains. The SIPO (Serial Input, Parallel Output) block typically has a receive clock output, a set of data output lines and output data latches. The receive clock may have been recovered from the data by the serial clock recovery technique. However, SerDes which do not transmit a clock use reference clock to lock the PLL to the correct Tx frequency, avoiding low harmonic frequencies present in the data stream. The SIPO block then divides the incoming clock down to the parallel rate. Implementations typically have two registers connected as a double buffer. One register is used to clock in the serial stream, and the other is used to hold the data for the slower, parallel side. Some types of SerDes include encoding/decoding blocks. The purpose of this encoding/decoding is typically to place at least statistical bounds on the rate of signal transitions to allow for easier clock recovery in the receiver, to provide framing, and to provide DC balance.
Көзге синхронды уақыт белгілеу
Параллельді сағат SerDes әдетте паралельді шинаның кірісін деректерді басқару және басқару сигналдарымен қатар сериялауға қолданылады. Серілендірулі ағынды сілтеме сағатымен бірге жіберіледі. Сериализатордағы сағаттық дрейптенуге төзімділік 5 × 10 ps rms құрайды.
Parallel clock SerDes is normally used to serialize a parallel bus input along with data address & control signals. The serialized stream is sent along with a reference clock. The clock jitter tolerance at the serializer is 5–10 ps rms.
Кіргізілген уақыт
Сердестің кіріктірілген сағаты деректерді және сағатты бір ағысқа біріктіреді. Бір циклдік сағат сигналы бірінші, одан кейін деректер бит ағыны беріледі; бұл деректер бит ағынының басында кезеңді көтерілетін жиекті жасайды. Сағат нақты енгендіктен және бит ағынынан қалпына келтірілуі мүмкін болғандықтан, сериализатор (өткізуші) сағатының джиттерге төзімділігі 80120 ps rms-ке жеңілдейді, ал сериализатордағы эталондық сағаттың айырмашылығы ± 50,000 ppm (яғни 5%) болуы мүмкін.
An embedded clock SerDes serializes data and clock into a single stream. One cycle of clock signal is transmitted first, followed by the data bit stream; this creates a periodic rising edge at the start of the data bit stream. As the clock is explicitly embedded and can be recovered from the bit stream, the serializer (transmitter) clock jitter tolerance is relaxed to 80–120 ps rms, while the reference clock disparity at the deserializer can be ±50,000 ppm (i. e. 5%).
Деректерді кодтау
8b/10b Сердес деректерді сериалдандырудан бұрын әрбір байтты 10 биттік кодқа сәйкестендіреді. Десериализатор биттік ағыстан қалпына келтірілген сағатты бақылау үшін эталондық сағатты қолданады. Сағат ақпараты дерек бит ағынына енгеннен гөрі, дерек бит ағынына синтезделгендіктен, сериализатордың (өткізушінің) сағаттық джиттеріне толеранттылығы 510 ps rms және сериализатордағы эталондық сағаттық айырмашылық ± 100 ppm. SerDes-пен қолданылатын жалпы кодтау схемасы 8b/10b кодтау болып табылады. Бұл DC теңгерімін қолдайды, кадрлар жасайды және жиі ауысуларды қамтамасыз етеді, бұл қабылдаушыға кіріктірілген сағатты шығаруға мүмкіндік береді. Басқару кодтары, әдетте, пакеттің басында, фреймге рұқсат береді. 8b/10b SerDes параллель жақты интерфейстерінің бір сағат желісі, бір басқару желісі және 8 дерек желісі бар. Мұндай серияландырғыш + 8b/10b кодтаушы және серияландырғыш + декодер блоктары Gigabit Ethernet спецификациясында анықталады. SerDes-те қолданылатын тағы бір кең таралған кодтау схемасы 64b/66b кодтау болып табылады. Бұл схема статистикалық түрде DC теңгерімін және ауысуларды скремблер арқылы береді. Фрейминг қосылған фрейминг биттерінің детерминистік ауысулары арқылы беріледі. Мұндай серияландырғыш + 64b/66b кодтаушы және серияландырғыш + декодер блоктары 10 ГБт Ethernet спецификациясында анықталады. Жіберу жағында 64b/66b кодтаушы, шифрлаушы және 66b сигналын 16 бит интерфейске түрлендіретін беріліс коробкасы бар. Содан кейін басқа сериализатор осы 16 битті интерфейсті толық сериялық сигналға айналдырады.
8b/10b SerDes maps each data byte to a 10 bit code before serializing the data. The deserializer uses the reference clock to monitor the recovered clock from the bit stream. As the clock information is synthesized into the data bit stream, rather than explicitly embedding it, the serializer (transmitter) clock jitter tolerance is to 5–10 ps rms and the reference clock disparity at the deserializer is ±100 ppm. A common coding scheme used with SerDes is 8b/10b encoding. This supports DC balance, provides framing, and guarantees frequent transitions, allowing a receiver to extract the embedded clock. The control codes allow framing, typically on the start of a packet. The typical 8b/10b SerDes parallel side interfaces have one clock line, one control line and 8 data lines. Such serializer plus 8b/10b encoder, and deserializer plus decoder blocks are defined in the Gigabit Ethernet specification. Another common coding scheme used with SerDes is 64b/66b encoding. This scheme statistically delivers DC balance and transitions through the use of a scrambler. Framing is delivered through the deterministic transitions of the added framing bits. Such serializer plus 64b/66b encoder and deserializer plus decoder blocks are defined in the 10 Gigabit Ethernet specification. The transmit side comprises a 64b/66b encoder, a scrambler, and a gearbox that converts the 66b signal to a 16 bit interface. Another serializer then converts this 16 bit interface into a fully serial signal.
Біт аралас сердецидтер
Біт аралас SerDes бірнеше баяу сериялық дерек ағынын жылдам сериялық ағымдарға мультиплекс етеді, ал қабылдаушы жылдам бит ағымдарын баяу ағымдарға қайтарады.
Bit interleaved SerDes multiplexes several slower serial data streams into faster serial streams, and the receiver demultiplexes the faster bitstreams back to slower streams.
Сердестің стандартталуы
Optical Internetworking Forum (OIF) 3,125, 6, 10, 28, 56 және 112 Гбит/с жылдамдықпен SerDes электр интерфейсінің алты буынын анықтаған Жалпы электрлік I/O (CEI) өзара іс-қимыл келісімдерін (IA) жариялады. OIF 224 Гбит/с жылдамдықпен жаңа жобалар туралы хабарлады. OIF сонымен қатар электрлік интерфейстердің үш бұрынғы ұрпағын жариялады. Бұл интерфейстер қабылданған немесе бейімделген немесе IEEE 802.3, Infiniband, RapidIO, Fibre Channel және көптеген басқа органдарда анықталған жоғары жылдамдықты электр интерфейстеріне әсер етті.
The Optical Internetworking Forum (OIF) has published the Common Electrical I/O (CEI) Interoperability Agreements (IAs), that have defined six generations of the electrical interface of SerDes, at 3.125, 6, 10, 28, 56 and 112 Gb/s. The OIF has announced new projects at 224 Gb/s. The OIF also published three earlier generations of electrical interfaces. These IAs have been adopted or adapted or have influenced high speed electrical interfaces defined by IEEE 802.3, Infiniband, RapidIO, Fibre Channel and numerous other bodies.