Power network design (IC)

Кіріспе

Электр қуатын таратуға негізделген электр жүйесінің дизайны Интегралды схемаларды жобалауда, электр желісін жобалау - электр қуатын чипте таратушы чиптік өткізгіш желілерін талдау және жобалау. Барлық инженерлік салалардағыдай, бұл да өз кезегінде тиімділікпен байланысты. Желіде жеткілікті өнімділік болуы керек, жеткілікті сенімді болуы керек, бірақ қажеттіден артық ресурстарды пайдаланбауы керек.

Функция

Электр тарату желісі қуат пен жер кернеуін блоктардың орналасуынан жобадағы барлық құрылғыларға таратады. Құрылғылардың өлшемдерінің қысқаруы, жылдам ауысу жиілігі және терең микрометрлік технологияларда қуаттың артуы электр және жер желілерінде үлкен ауысу токтарының ағылуына әкеледі, бұл өнімділік пен сенімділікті төмендетеді. Чиптегі схемалардың сенімді жұмыс істеуін қамтамасыз ету үшін қуат таратудың берік желісі өте маңызды. Электрмен жабдықтаудың тұтастығын тексеру жоғары өнімділік жобаларында маңызды мәселе болып табылады.

Құрылыс мәселесі

Желідегі өзара байланыстардың кедергісіне байланысты желіде кернеудің төмендеуі болады, оны әдетте IR төмендеу деп атайды. Пакет электр желісінің тақташаларына сым байланысы чиптеріндегі пакеттік желілер арқылы немесе флип-чип технологиясындағы C4 бумп массивтері арқылы ток береді. Пакеттің кедергісі өте аз болса да, пакеттің индукциясы елеулі, бұл өлшеміне орнатылған құрылғылардың уақытқа байланысты өзгермелі токқа байланысты тақталардың орналасуында кернеудің төмендеуіне әкеледі. Бұл кернеудің төмендеуі di/dt төмендеуі деп аталады. Сондықтан құрылғыларда көрінетін кернеу - бұл IR құлдырау мен di / dt құлдырауды шегергендегі қоректендіру кернеуі. Электр желісіндегі кернеудің шамадан тыс төмендеуі контурлардың ауысу жылдамдықтарын және шу шектерін төмендетеді және функционалдық ақауларға әкелуі мүмкін шуды енгізеді. Жоғары орташа ток тығыздықтары металл сымдардың электромагирация (ЭМ) салдарынан жағымсыз тозуына әкеледі. Сондықтан, электр тарату желісін жобалаудағы қиындық - шикізатқа деген сұраныстың кең ауытқуына қарамастан, тұтыну нүктелерінде кернеуді тамаша реттеуге қол жеткізу және мұндай желіді металл қабаттарының ең аз аумағын пайдалана отырып құру. Бұл мәселелер микропроцессорлар сияқты жоғары өнімділікті микросхемаларда айқын көрінеді, өйткені көп мөлшерде қуатты көптеген металл қабаттарының иерархиясы арқылы бөлу керек. Қуат тарату желісінің берік болуы өнімділік кепілдігін қамтамасыз ету және сенімді жұмыс істеу үшін өте маңызды. Электр қуатын және жерді тарату желілері арасындағы емделушілік, ажырату конденсаторлары немесе декаптар деп аталады, жергілікті зарядты сақтау ретінде әрекет етеді және қоректендіру нүктелерінде кернеудің төмендеуін азайтуға көмектеседі. Қоректендіру желілерінің металл сымдары арасындағы паразиттік сыйымдылық, коммутациялық емес құрылғылардың құрылғы сыйымдылығы және N ұңғыма мен субстрат арасындағы сыйымдылық электр тарату желісінде жасырын ажырату сыйымдылығы ретінде пайда болады. Өкінішке орай, бұл жасырын ажырату сыйымдылығы кейде кернеуді қауіпсіз шектерде төмендету үшін жеткіліксіз және дизайнерлер көбінесе стратегиялық орындарда өлшеміне қасақана ашық ажырату сыйымдылығы құрылымдарын қосуға мәжбүр. Бұл нақты қосылған ажырату сыйымдылықтары бос емес және микросхеманың ауданы мен ағып кету қуатын арттырады. Паразиттік өзара байланысу кедергісі, ажырату сыйымдылығы және пакет / өзара байланысу индуктивтілігі өзінің резонанстық жиілігі бар күрделі RLC схемасын құрайды. Егер резонанстық жиілік жобаның жұмыс жиілігіне жақын болса, торапта үлкен кернеу түсіп кетуі мүмкін. Электр желісін жобалаудағы негізгі мәселе - жобалау кезеңінің соңына дейін көптеген белгісіздер бар. Дегенмен, электр желісінің құрылымы, көлемі мен орналасуы туралы шешімдер микросхемаларды жобалаудың үлкен бөлігі басталмаған кезде, өте ерте кезеңде қабылдануы керек. Өкінішке орай, коммерциялық құралдардың көпшілігі электр желісінің орналасуын тексеруге бағытталған, онда бүкіл чип дизайны толық және электр және жер желілерінің паразиттері туралы егжей-тегжейлі ақпарат және транзисторлар тартатын ток белгілі. Электр желісінің осы кезеңде анықталған проблемаларын шешу әдетте өте қиын немесе қымбат болады, сондықтан таңдалған әдістемелер бастапқы электр желісін жобалауға және оны жобалаудың әртүрлі кезеңдерінде біртіндеп жетілдіруге көмектеседі. Қазіргі заманғы жоғары өнімді микропроцессорлардың қуат тұтынуы мен коммутациялау жылдамдығының өсуіне байланысты di / dt әсерлері жоғары жылдамдықты жобаларда көбейіп барады. Сағат қақпасы, бұл жоғары өнімділік дизайнының энергиясын басқарудың артықшылықты схемасы, макроблоктардың ағымдағы сұранысының тез өсуіне және ди/дт әсерін арттыруға әкелуі мүмкін. Дизайнерлер чиптегі паразиттік сыйымдылықтарға сүйенеді және кернеудегі ди/дт ауытқуларына қарсы тұру үшін әдейі қосылған ажырату конденсаторларын пайдаланады. Бірақ пакет пен чиптің индуктивтілігі мен сыйымдылығын дәл модельдеу және желіге осындай модельдермен талдау жасау қажет, әйтпесе қосылатын ажырату мөлшері кем бағалануы немесе шамадан тыс бағалануы мүмкін. Сондай-ақ, осы егжей-тегжейлі модельдерді қоса алғанда да талдаудың тиімділігін сақтау қажет.

Due to the resistance of the interconnects constituting the network, there is a voltage drop across the network, commonly referred to as the IR drop. The package supplies currents to the pads of the power grid either by means of package leads in wire bond chips or through C4 bump arrays in flip chip technology. Although the resistance of package is quite small, the inductance of package leads is significant which causes a voltage drop at the pad locations due to the time varying current drawn by the devices on die. This voltage drop is referred to as the di/dt drop. Therefore, the voltage seen at the devices is the supply voltage minus the IR drop and di/dt drop. Excessive voltage drops in the power grid reduce switching speeds and noise margins of circuits, and inject noise which might lead to functional failures. High average current densities lead to undesirable wearing out of metal wires due to electromigration (EM). Therefore, the challenge in the design of a power distribution network is in achieving excellent voltage regulation at the consumption points notwithstanding the wide fluctuations in power demand across the chip, and to build such a network using minimum area of the metal layers. These issues are prominent in high performance chips such as microprocessors, since large amounts of power have to be distributed through a hierarchy of many metal layers. A robust power distribution network is vital in meeting performance guarantees and ensuring reliable operation. Capacitance between power and ground distribution networks, referred to as decoupling capacitors or decaps, acts as local charge storage and is helpful in mitigating the voltage drop at supply points. Parasitic capacitance between metal wires of supply lines, device capacitance of the non switching devices, and capacitance between N well and substrate, occur as implicit decoupling capacitance in a power distribution network. Unfortunately, this implicit decoupling capacitance is sometimes not enough to constrain the voltage drop within safe bounds and designers often have to add intentional explicit decoupling capacitance structures on the die at strategic locations. These explicitly added decoupling capacitances are not free and increase the area and leakage power consumption of the chip. Parasitic interconnect resistance, decoupling capacitance and package/interconnect inductance form a complex RLC circuit which has its own resonance frequency. If the resonance frequency lies close to the operating frequency of the design, large voltage drops can develop in the grid. The crux of the problem in designing a power grid is that there are many unknowns until the very end of the design cycle. Nevertheless, decisions about the structure, size and layout of the power grid have to be made at very early stages when a large part of the chip design has not even begun. Unfortunately, most commercial tools focus on post layout verification of the power grid when the entire chip design is complete and detailed information about the parasitics of the power and ground lines and the currents drawn by the transistors are known. Power grid problems revealed at this stage are usually very difficult or expensive to fix, so the preferred methodologies help to design an initial power grid and refine it progressively at various design stages. Due to the growth in power consumption and switching speeds of modern high performance microprocessors, the di/dt effects are becoming a growing concern in high speed designs. Clock gating, which is a preferred scheme for power management of high performance designs, can cause rapid surges in current demands of macro blocks and increase di/dt effects. Designers rely on the on chip parasitic capacitances and intentionally added decoupling capacitors to counteract the di/dt variations in the voltage. But it is necessary to model accurately the inductance and capacitance of the package and chip and analyze the grid with such models, as otherwise the amount of decoupling to be added might be underestimated or overestimated. Also it is necessary to maintain the efficiency of the analysis even when including these detailed models.

Талдау

Электр желілерін талдаудағы маңызды мәселе - желілердің үлкен мөлшері (әдетте, миллиондаған түйіндер өнер микропроцессордың жағдайында). Чиптегі барлық сызықтық емес құрылғыларды электр желісімен бірге симуляциялау есептеу тұрғысынан мүмкін емес. Өлшемін басқару үшін симуляция екі қадаммен жасалады. Біріншіден, сызықтық емес құрылғылар толық кернеуді болжап, модельделеді және құрылғылар тартатын ток өлшенеді. Бұдан кейін, бұл құрылғылар электр желісін симуляциялау үшін уақытпен тәуелсіз өзгермелі ток көздері ретінде модельделеді және транзисторлардағы кернеудің төмендеуі өлшенеді. Кернеудің төмендеуі, әдетте, қуат көзі кернеуінің 10% -дан кем болғандықтан, құрылғы токтары мен қуат көзі кернеуінің өзара әрекеттесуін елемеу арқылы туындайтын қате аз. Осы екі қадамды орындау арқылы электр желісін талдау мәселесі әлі де үлкен сызықтық желісін шешумен шектеледі. Желі көлемін одан әрі азайту үшін біз электр қуатын тарату модельдеріндегі иерархияны пайдалана аламыз. Айналымдық токтар блоктар арасындағы сигнал байланыстарынан тәуелсіз емес. Бұл мәселені чиптің жеке блоктары үшін кіріс деректерін чипке арналған жалпы кіріс үлгілерінің жалпы жиынтығын пайдалана отырып логикалық модельдеу нәтижелері бойынша шығару арқылы қарастырылады. Электр желілерін талдаудың маңызды мәселесі - бұл кіріс үлгілерінің қандай болуы керектігін анықтау. ИК-қасық талдау үшін ең жоғары бірден ток беретін үлгілер қажет, ал электромиграция мақсаттарында үлкен тұрақты (орташа) ток беретін үлгілер қызықты. Электр желісін талдауды кіріс векторына тәуелді әдістер мен векторсыз әдістерге жіктеуге болады. Кіріс векторлық үлгіге тәуелді әдістер желідегі ең нашар құлдырауды тудыратын кіріс үлгілерінің жиынтығын табу үшін іздеу әдістерін қолданады. Әдебиетте генетикалық алгоритмдерді немесе басқа іздеу әдістерін қолдана отырып, жеткізу желісінен алынған жалпы токты барынша арттыратын векторларды немесе векторлардың үлгісін табу үшін бірқатар әдістер ұсынылды. Кіріс векторлық үлгіге тәуелді тәсілдер есептеуді қажет етеді және толық чиптік талдаудың орнына схема блоктарымен шектеледі. Сонымен қатар, бұл тәсілдер өзінен-өзі оптимистік болып табылады, кернеудің төмендеуін бағалап, кейбір қоректендіру шуының проблемаларын байқамай қалдырады. Екінші жағынан, векторсыз тәсілдер ең нашар жағдайда төмендеудің жоғарғы шегін тиімді түрде есептеуді көздейді. Бұл тәсілдер жылдам және консервативті болудың артықшылығы бар, бірақ кейде тым консервативті болып, дизайнды асыра қарауға әкеледі. Электр желілерін талдау бойынша әдебиеттің көпшілігі электр желісіндегі ең нашар кернеулік құлдырауын есептеу мәселесімен айналысады. Электромиграция да осындай маңызды мәселе, бірақ оған бірдей әдістермен шабуыл жасалады. Әрбір тораптағы кернеудің орнына ЭМ-талдау әр тармақтағы токқа шешім шығарады, ал кернеу шегінің орнына оның қабаты мен еніне байланысты сымға арналған ток шегі болады. Басқа IC қолданбалары мұнда көрсетілген ағымдардың тек бір бөлігін ғана пайдалана алады. Мысалы, қақпалар массивінің немесе бағдарламаланатын қақпалар массивінің (FPGA) дизайнері тек жобалау кезеңдерін ғана жасайды, өйткені осы бөліктердің толық қолданылуы қуат көзі жобаланған кезде белгісіз. Сол сияқты, FPGA немесе шлюз массивтерін пайдаланушы тек талдау бөлігін ғана қолданады, өйткені дизайн қазірдің өзінде бекітілген.

A critical issue in the analysis of power grids is the large size of the network (typically millions of nodes in a state of the art microprocessor). Simulating all the non linear devices in the chip together with the power grid is computationally infeasible. To make the size manageable, the simulation is done in two steps. First, the non linear devices are simulated assuming perfect supply voltages and the currents drawn by the devices are measured. Next, these devices are modeled as independent time varying current sources for simulating the power grid and the voltage drops at the transistors are measured. Since voltage drops are typically less than 10% of the power supply voltage, the error incurred by ignoring the interaction between the device currents and the supply voltage is small. By doing these two steps, the power grid analysis problem reduces to solving a linear network which is still quite large. To further reduce the network size, we can exploit the hierarchy in the power distribution models. The circuit currents are not independent due to signal correlations between blocks. This is addressed by deriving the inputs for individual blocks of the chip from the results of logic simulation using a common set of chip wide input patterns. An important issue in power grid analysis is to determine what these input patterns should be. For IR drop analysis, patterns that produce maximum instantaneous currents are required, whereas for electromigration purposes, patterns producing large sustained (average) currents are of interest. Power grid analysis can be classified into input vector dependent methods and vectorless methods. The input vector pattern dependent methods employ search techniques to find a set of input patterns which cause the worst drop in the grid. A number of methods have been proposed in literature which use genetic algorithms or other search techniques to find vectors or a pattern of vectors that maximize the total current drawn from the supply network. Input vector pattern dependent approaches are computationally intensive and are limited to circuit blocks rather than full chip analysis. Furthermore, these approaches are inherently optimistic, underestimating the voltage drop and thus letting some of the supply noise problems go unnoticed. The vectorless approaches, on the other hand, aim to compute an upper bound on the worst case drop in an efficient manner. These approaches have the advantage of being fast and conservative, but are sometimes too conservative, leading to overdesign. Most of the literature on power network analysis deals with the issue of computing the worst voltage drops in the power network. Electromigration is an equally serious concern, but is attacked with almost identical methods. Instead of the voltage at each node, EM analysis solves for current in each branch, and instead of a voltage limit, there is a current limit per wire, depending on its layer and width. Other IC applications may use only a portions of the flows mentioned here. A gate array or field programmable gate array (FPGA) designer, for example, will only do the design stages, since the detailed usage of these parts is not known when the power supply must be designed. Likewise, a user of FPGAs or gate arrays will only use the analysis portion, as the design is already fixed.