Бұйрық орындалу кезінде алдыңғы бұйрықтың әсерінен тыс қалуы

Кіріспе

Компьютерлік архитектурада, кідіріс слоты – алдыңғы нұсқаудың әсері болмай орындалатын нұсқау слоты. Ең көп таралған түрі – RISC немесе DSP архитектурасындағы тармақталу нұсқауынан кейін тікелей орналасқан бір ғана кездейсоқ нұсқау; бұл нұсқау алдыңғы тармақталу орындалса да, орындалады. Бұл бастапқы ассемблер тіліндегі кодтағы орнына қарағанда нұсқаудың ретсіз орындалуына себеп болады. Қазіргі заманғы процессорлардың дизайны көбінесе кідіріс слоттарын пайдаланбайды, оның орнына осы мәселені шешу үшін тармақталуды болжаудың күрделі формаларын қолданады. Мұндай жүйелерде, процессор бірден тармақталудың дұрыс жағы деп санайтын бөлікке өтеді, соның арқасында кодта қатысы жоқ нұсқауларды көрсету қажеттілігі жойылады, олар компиляция кезінде әрқашан анық бола бермейді. Егер болжам қате болса және тармақталудың екінші жағын шақыру қажет болса, онда ұзақ кешігу туындауы мүмкін. Бұл сирек болғандықтан, кідіріс уақытынан құтылудың жылдамдығы дұрыс емес шешімдердің азаюымен оңай теңестіріледі.

Құбырлар

Орталық процессор әдетте машиналық кодтан нұсқауларды төрт қадамдық процесс арқылы орындайды: нұсқау ең алдымен жадтан оқылады, содан кейін не істеу керектігін түсіну үшін декодталады, содан кейін осы әрекеттер орындалады және соңында кез келген нәтижелер жадқа жазылады. Алғашқы конструкцияларда осы кезеңдердің әрқайсысы тізбектей орындалған, сондықтан нұсқауларды орындау үшін машинаның сағат циклінің бірнеше еселі уақыты қажет болған. Мысалы, Zilog Z80 процессорда нұсқауды аяқтау үшін кемінде төрт сағат қажет болса, кейбір (сирек кездесетін) нұсқаулар үшін 23 сағатқа дейін уақыт кеткен. Нұсқауды өңдеудің кез келген кезеңінде чиптің тек бір бөлігі ғана жұмыс істейді. Мысалы, орындау кезеңінде әдетте тек арифметикалық-логикалық құрылғы (ALU) белсенді болады, ал негізгі жадпен өзара әрекеттесетін немесе нұсқауды декодтайтын басқа құрылғылар бос тұрады. Компьютердің жалпы өнімділігін арттырудың бір жолы – нұсқаулар конвейерін пайдалану. Бұл нұсқаудың аралық күйлерін сақтау үшін қосымша схемаларды қосуға мүмкіндік береді. Бұл жеке нұсқаудың цикл уақытын жақсартпаса да, мақсаты – алдыңғы нұсқау келесі кезеңге өткен кезде екінші нұсқаудың CPU-ның басқа кішібірліктерін пайдалануына мүмкіндік беру. Мысалы, бір нұсқау ALU-ны пайдаланса, бағдарламадан келесі нұсқау декодерде болуы мүмкін, ал үшіншісі жадтан алынуы мүмкін. Осы конвейерлік құрылымда кез келген уақытта өңделетін нұсқаулардың жалпы саны конвейер сатыларының санына дейін артуы мүмкін. Мысалы, Z80 процессорда төрт сатылы конвейер жалпы өткізуді төрт есеге арттыра алады. Дегенмен, нұсқаудың уақытын анықтаудың күрделілігіне байланысты, мұны іске асыру оңай болмас еді. MOS 6502 процессордың әлдеқайда қарапайым нұсқау жиындысы архитектурасы (ISA) екі сатылы конвейерді қосуға мүмкіндік берді, бұл оған кез келген сағат жылдамдығында Z80-ге қарағанда екі есе жоғары өнімділік берді.

A central processing unit generally performs instructions from the machine code using a four step process; the instruction is first read from memory, then decoded to understand what needs to be performed, those actions are then executed, and finally, any results are written back to memory. In early designs, each of these stages was performed in series, so that instructions took some multiple of the machine's clock cycle to complete. For instance, in the Zilog Z80, the minimum number of clocks needed to complete an instruction was four, but could be as many as 23 clocks for some (rare) instructions. At any given stage of the instruction's processing, only one part of the chip is involved. For instance, during the execution stage, typically only the arithmetic logic unit (ALU) is active, while other units, like those that interact with main memory or decode the instruction, are idle. One way to improve the overall performance of a computer is through the use of an instruction pipeline. This adds some additional circuitry to hold the intermediate states of the instruction as it flows through the units. While this does not improve the cycle timing of any single instruction, the idea is to allow a second instruction to use the other CPU sub units when the previous instruction has moved on. For instance, while one instruction is using the ALU, the next instruction from the program can be in the decoder, and a third can be fetched from memory. In this assembly line type arrangement, the total number of instructions processed at any time can be improved by up to the number of pipeline stages. In the Z80, for example, a four stage pipeline could improve overall throughput by four times. However, due to the complexity of the instruction timing, this would not be easy to implement. The much simpler instruction set architecture (ISA) of the MOS 6502 allowed a two stage pipeline to be included, which gave it performance that was about double that of the Z80 at any given clock speed.