VHDL: Аппараттық сипаттау тілі

Кіріспе

Жабдықты сипаттау тілі
Verilog HDL

VHDL (VHSIC Hardware Description Language) – цифрлық жүйелердің мінез-құлқы мен құрылымын әртүрлі абстракция деңгейлерінде, жүйе деңгейінен бастап логикалық қақпаларға дейін модельдеуге мүмкіндік беретін жабдықты сипаттау тілі. Ол жобалау, құжаттама және тексеру мақсатында қолданылады. Тіл 1980-ші жылдары АҚШ әскери VHSIC бағдарламасы үшін жасалған және Электр және электроника инженерлері институты (IEEE) тарапынан IEEE Std 1076 ретінде стандартталған; оның ең соңғы нұсқасы IEEE Std 1076 2019 болып табылады. Аналогтық және аралас сигналды жүйелерді модельдеу үшін VHDL негізіндегі IEEE стандартталған VHDL AMS (ресми IEEE 1076.1) HDL әзірленді.

Тарих

1983 жылы VHDL бастапқыда АҚШ Қорғаныс министрлігінің тапсырысы бойынша, жеткізуші компаниялар жабдыққа енгізген ASIC-тің әрекетін сипаттау үшін жасалды. MIL STD 454N стандартының 64-талабындағы 4.5.1-бөліміндегі "VHDL-мен ASIC құжаттамасы" деген тақырыпта "Микроэлектрондық құрылғыларды" VHDL-мен құжаттау міндетті түрде талап етіледі. Осы құжаттамадағы ақпарат негізінде ASIC-терді модельдеу мүмкіндігі соншалықты тартымды болды, VHDL файлдарын оқи алатын логикалық симуляторлар жасалды. Келесі қадам – VHDL-ді оқып, тізбектің физикалық іске асырылуын анықтайтын логикалық синтез құралдарын әзірлеу болды. Қорғаныс министрлігінің синтаксистің барынша көп бөлігін Ada тіліне негіздеу талабының себебі, Ada тілін әзірлеу кезінде толық сынақтан өткен түсініктерді қайта ойлап табудан аулақ болу болды. Сондықтан VHDL, түсінік және синтаксис жағынан Ada бағдарламалау тілінен көп нәрсені қарыз алды. IEEE 1076 1987 стандартына сәйкес жасалған VHDL-дің бастапқы нұсқасында сандық (бүтін сан және нақты), логикалық (бит және логикалық), символ және уақыт, сондай-ақ бит массиві деп аталатын бит векторы және символ массиві деп аталатын жол сияқты көптеген дерек түрлері болды. Алайда, бұл басылымда шешілмеген мәселе – "көпмәнді логика" болды, онда сигналдың қуаты (жоқ, әлсіз немесе күшті) және белгісіз мәндер де ескеріледі. Бұл үшін IEEE 1164 стандарты қажет болды, ол 9 мәнді логикалық түрді анықтады: скалярлық std_logic және оның векторлық нұсқасы std_logic_vector. std_ulogic-тің шешілген субтипі болып табылатын std_logic типтес сигналдар, автобус құрылымдарын модельдеу үшін бірнеше драйверлерді қамтамасыз етеді, ал қосылған шешілу функциясы қарама-қайшы тапсырмаларды тиісті түрде басқарады. 1993 жылы жаңартылған IEEE 1076 синтаксисті біртекті етті, атауларда көбірек икемділікке мүмкіндік берді, ISO 8859-1 басып шығаруға болатын символдарды қолдау үшін символ түрін кеңейтті, xnor операторын қосты және т.б. Стандарттағы шағын өзгерістер (2000 және 2002 жылдары) C++ тіліндегі сынып түсінігіне ұқсас қорғалған типтер идеясын қосты және портты бейнелеу ережелерінің кейбір шектеулерін жойды. IEEE 1164 стандартынан басқа, тілдің функционалдығын кеңейту үшін бірнеше қосалқы стандарттар енгізілді. IEEE 1076.2 стандарты нақты және күрделі дерек түрлерін жақсырақ өңдеуді қосты. IEEE 1076.3 стандарты векторлармен арифметикалық операцияларды жеңілдету үшін қолтаңбалы және қолтаңбасыз типтерді енгізді. IEEE 1076.1 стандарты (VHDL AMS деп аталады) аналогты және аралас сигналдық тізбектерді жобалауға арналған кеңейтімдерді ұсынды. VHDL-дің кеңінен қолданылуын қолдайтын бірнеше басқа стандарттар да бар, атап айтқанда VITAL (VHDL Initiative Towards ASIC Libraries) және микротолқынды тізбектерді жобалауға арналған кеңейтімдер. 2006 жылдың маусым айында Accellera ұйымының VHDL техникалық комитеті (стандартты келесі жаңарту бойынша жұмыс істеуге IEEE уәкілеттік берген) VHDL 2006 3.0 нұсқасының жобасын мақұлдады. Бұрынғы нұсқалармен толық үйлесімділікті сақтай отырып, бұл ұсынылатын стандарт VHDL кодын жазу және басқаруды жеңілдететін көптеген кеңейтімдерді ұсынады. Негізгі өзгерістерге кіретіндер: негізгі 1076 стандартына қосалқы стандарттарды (1164, 1076.2, 1076.3) енгізу, операторлардың кеңейтілген жиынтығы, case және generate операторларының икемді синтаксисі, VHPI (VHDL Procedural Interface) (C/C++ тілдеріне интерфейс) және PSL (Property Specification Language) қосалқы жиынтығы. Бұл өзгерістер синтезделетін VHDL кодының сапасын жақсартады, сынақ стендтерін икемді етеді және жүйелік деңгейдегі сипаттамалар үшін VHDL-ді кеңінен қолдануға мүмкіндік береді. 2008 жылдың ақпан айында Accellera VHDL 4.0 нұсқасын, сондай-ақ бейресми түрде VHDL 2008 деп аталатын нұсқаны мақұлдады, ол 3.0 нұсқасының сынақ кезеңінде анықталған 90-нан астам мәселені шешті және кеңейтілген жалпы типтерді қамтиды. 2008 жылы Accellera VHDL 4.0 нұсқасын IEEE ұйымына IEEE 1076 2008 стандартына енгізу үшін дауыс беруге жіберді. VHDL стандарты IEEE 1076 2008 2009 жылдың қаңтар айында жарияланды.

In 1983, VHDL was originally developed at the behest of the U. S. Department of Defense in order to document the behavior of the ASICs that supplier companies were including in equipment. The standard MIL STD 454N in Requirement 64 in section 4.5.1 "ASIC documentation in VHDL" explicitly requires documentation of "Microelectronic Devices" in VHDL. The idea of being able to simulate the ASICs from the information in this documentation was so obviously attractive that logic simulators were developed that could read the VHDL files. The next step was the development of logic synthesis tools that read the VHDL and output a definition of the physical implementation of the circuit. Due to the Department of Defense requiring as much of the syntax as possible to be based on Ada, in order to avoid re inventing concepts that had already been thoroughly tested in the development of Ada, VHDL borrows heavily from the Ada programming language in both concept and syntax. The initial version of VHDL, designed to IEEE standard IEEE 1076 1987, included a wide range of data types, including numerical (integer and real), logical (bit and boolean), character and time, plus arrays of bit called bit vector and of character called string. A problem not solved by this edition, however, was "multi valued logic", where a signal's drive strength (none, weak or strong) and unknown values are also considered. This required IEEE standard 1164, which defined the 9 value logic types: scalar std logic and its vector version std logic vector. Being a resolved subtype of its std Ulogic parent type, std logic typed signals allow multiple driving for modeling bus structures, whereby the connected resolution function handles conflicting assignments adequately. The updated IEEE 1076, in 1993, made the syntax more consistent, allowed more flexibility in naming, extended the character type to allow ISO 8859 1 printable characters, added the xnor operator, etc. Minor changes in the standard (2000 and 2002) added the idea of protected types (similar to the concept of class in C++) and removed some restrictions from port mapping rules. In addition to IEEE standard 1164, several child standards were introduced to extend functionality of the language. IEEE standard 1076.2 added better handling of real and complex data types. IEEE standard 1076.3 introduced signed and unsigned types to facilitate arithmetical operations on vectors. IEEE standard 1076.1 (known as VHDL AMS) provided analog and mixed signal circuit design extensions. Some other standards support wider use of VHDL, notably VITAL (VHDL Initiative Towards ASIC Libraries) and microwave circuit design extensions. In June 2006, the VHDL Technical Committee of Accellera (delegated by IEEE to work on the next update of the standard) approved so called Draft 3.0 of VHDL 2006. While maintaining full compatibility with older versions, this proposed standard provides numerous extensions that make writing and managing VHDL code easier. Key changes include incorporation of child standards (1164, 1076.2, 1076.3) into the main 1076 standard, an extended set of operators, more flexible syntax of case and generate statements, incorporation of VHPI (VHDL Procedural Interface) (interface to C/C++ languages) and a subset of PSL (Property Specification Language). These changes should improve quality of synthesizable VHDL code, make testbenches more flexible, and allow wider use of VHDL for system level descriptions. In February 2008, Accellera approved VHDL 4.0, also informally known as VHDL 2008, which addressed more than 90 issues discovered during the trial period for version 3.0 and includes enhanced generic types. In 2008, Accellera released VHDL 4.0 to the IEEE for balloting for inclusion in IEEE 1076 2008. The VHDL standard IEEE 1076 2008 was published in January 2009.

Стандарттау

IEEE 1076 стандарты VHSIC аппараттық сипаттама тілін, немесе VHDL-ді анықтайды. Ол бастапқыда 1983 жылы АҚШ Әскери-әуе күштерінің F33615 83 C 1003 шарты бойынша Intermetrics, Inc. тіл мамандары және бас мердігер ретінде, Texas Instruments чиптерді жобалау мамандары ретінде және IBM компьютерлік жүйелерді жобалау мамандары ретінде қатысқан командаға тапсырылды. Тіл көптеген өзгерістерге ұшырады және оны маңызды жайттар бойынша толықтыратын немесе кеңейтетін түрлі қосалқы стандарттар бар. 1076 электрондық жүйелерді жобалаудағы маңызды кезең болды және қазір де солай болып табылады.

Қайта қаралулары

IEEE 1076 1987 (осымен бірге жарияланған). Бірнеше жылдық кері байланыс нәтижесінде елеулі жақсартулар жасалды. Ең көп қолданылатын нұсқа, ең көп жеткізуші құралдармен қолдау көрсетеді. IEEE 1076 2000. Шағын түзету. Қорғалған типтерді енгізеді. IEEE 1076 2002. 1076 2000-дың шағын түзетуі. Буферлік порттарға қатысты талаптар жеңілдетілді. IEC 61691 1 1:2004. IEC IEEE 1076 2002 стандартын қабылдады. IEEE 1076c 2007. VHPI, VHDL процедуралық интерфейсі енгізілді, ол бағдарламалық жасақтамаға VHDL моделіне қол жеткізу құралдарын ұсынады. VHDL тілі VHPI-ге бейімделу үшін шағын өзгерістер қажет болды. IEEE 1076 2008 (бұрын 1076 200x деп аталған). 2009 жылғы 26 қаңтарда жарық көрген маңызды түзету. Басқа өзгерістермен қатар, бұл стандарт PSL-дің негізгі жиынтығын қамтиды, пакеттер мен кіші бағдарламалар үшін параметрлерді пайдалануға рұқсат береді және сыртқы атауларды енгізеді. IEC 61691 1 1:2011. IEC IEEE 1076 2008 стандартын қабылдады. IEEE 1076 2019. Маңызды түзету.

Дизайн

VHDL әдетте логикалық схеманы сипаттайтын мәтіндік модельдерді жазу үшін қолданылады. Мұндай модель тек логикалық жобаның бөлігі болған жағдайда ғана синтез бағдарламасымен өңделеді. Симуляциялық бағдарлама логикалық жобаны сынау үшін пайдаланылады, жобамен байланысатын логикалық схемаларды бейнелейтін модельдерді қолданады. Симуляциялық модельдердің бұл жиынтығы әдетте тесттік орта деп аталады. VHDL симуляторы көбінесе оқиғаларға негізделген симулятор болып табылады. Бұл әрбір транзакция белгілі бір жоспарланған уақытқа оқиға кезегіне қосылады дегенді білдіреді. Мысалы, егер сигналдың тағайындалуы 1 наносекундтан кейін болуы керек болса, оқиға +1нс уақытқа кезеке қосылады. Нөлдік кешігуге де рұқсат етіледі, бірақ оны жоспарлау қажет: мұндай жағдайларда шексіз кішкентай уақыт қадамын көрсететін дельта кешігуі қолданылады. Моделеу екі режимнің арасында ауысады: белсендірілген операторларды бағалау жүзеге асырылатын операторларды орындау және кезектегі оқиғаларды өңдеу жүзеге асырылатын оқиғаларды өңдеу. VHDL аппараттық жобаларға тән параллелизмді басқару үшін құрылымдарды қамтиды, бірақ бұл құрылымдардың (процестердің) синтаксисі Ada-дағы параллель құрылымдардан (тапсырмалар) өзгеше. Ada сияқты, VHDL қатаң түрлендірілген және регистрге сезімтал емес. Аппараттық құралдарда жиі кездесетін операцияларды тікелей көрсету үшін VHDL-де Ada-да жоқ көптеген мүмкіндіктер бар, мысалы, nand және nor сияқты Буль операторларының кеңейтілген жиынтығы. VHDL файлдық кіріс-шығыс мүмкіндіктеріне ие және мәтінді өңдеу үшін жалпы мақсаттағы тіл ретінде қолданылуы мүмкін, бірақ файлдар көбінесе симуляциялық тесттік ортада ынталандыру немесе тексеру деректері үшін қолданылады. Орындалатын бинарлық файлдарды құратын кейбір VHDL компиляторлары бар. Бұл жағдайда VHDL-ді пайдалану арқылы жобаның функционалдығын тексеру үшін, хост компьютердегі файлдарды пайдалану арқылы ынталандыруларды анықтау, пайдаланушымен өзара әрекеттесу және нәтижелерді күтілетін нәтижелермен салыстыру үшін тесттік ортаны жазу мүмкін. Дегенмен, көптеген дизайнерлер бұл жұмысты симуляциялаушыға қалдырады. Тәжірибесіз әзірлеуші үшін сәтті симуляцияланатын, бірақ нақты құрылғыға синтездеуге болмайтын немесе практикалық болуы үшін тым үлкен кодты жасау оңай. Бір ерекше қауіп – сақтау элементтері ретінде D-типті триггерлердің орнына мөлдір құлыптардың кездейсоқ жасалуы. Қажетті схеманың RTL схемасын жасау үшін VHDL IDE-де (мысалы, Xilinx ISE, Altera Quartus, Synopsys Synplify немесе Mentor Graphics HDL Designer) аппараттық құралды жобалауға болады. Содан кейін жасалған схема тиісті тесттік орта жасалғаннан кейін схеманың кіріс және шығыстарының толқын пішіндерін көрсететін симуляциялық бағдарламалық қамтамасыз ету арқылы тексерілуі мүмкін. Белгілі бір схема немесе VHDL коды үшін тиісті тесттік ортаны жасау үшін кірістер дұрыс анықталуы керек. Мысалы, сағаттық кіріс үшін циклдық процесс немесе итеративті оператор қажет. Соңғысы, VHDL моделі CPLD немесе FPGA сияқты бағдарламаланатын логикалық құрылғыға карталанған «қақпалар мен сымдарға» аударылғанда, VHDL коды процессорлік чиптің қандай да бір түрінде «орындалған» сияқты емес, нақты конфигурацияланатын аппараттық құрал болып табылады.

VHDL is generally used to write text models that describe a logic circuit. Such a model is processed by a synthesis program, only if it is part of the logic design. A simulation program is used to test the logic design using simulation models to represent the logic circuits that interface to the design. This collection of simulation models is commonly called a testbench. A VHDL simulator is typically an event driven simulator. This means that each transaction is added to an event queue for a specific scheduled time. E. g. if a signal assignment should occur after 1 nanosecond, the event is added to the queue for time +1ns. Zero delay is also allowed, but still needs to be scheduled: for these cases delta delay is used, which represent an infinitely small time step. The simulation alters between two modes: statement execution, where triggered statements are evaluated, and event processing, where events in the queue are processed. VHDL has constructs to handle the parallelism inherent in hardware designs, but these constructs (processes) differ in syntax from the parallel constructs in Ada (tasks). Like Ada, VHDL is strongly typed and is not case sensitive. In order to directly represent operations which are common in hardware, there are many features of VHDL which are not found in Ada, such as an extended set of Boolean operators including nand and nor. VHDL has file input and output capabilities, and can be used as a general purpose language for text processing, but files are more commonly used by a simulation testbench for stimulus or verification data. There are some VHDL compilers which build executable binaries. In this case, it might be possible to use VHDL to write a testbench to verify the functionality of the design using files on the host computer to define stimuli, to interact with the user, and to compare results with those expected. However, most designers leave this job to the simulator. It is relatively easy for an inexperienced developer to produce code that simulates successfully but that cannot be synthesized into a real device, or is too large to be practical. One particular pitfall is the accidental production of transparent latches rather than D type flip flops as storage elements. One can design hardware in a VHDL IDE (for FPGA implementation such as Xilinx ISE, Altera Quartus, Synopsys Synplify or Mentor Graphics HDL Designer) to produce the RTL schematic of the desired circuit. After that, the generated schematic can be verified using simulation software which shows the waveforms of inputs and outputs of the circuit after generating the appropriate testbench. To generate an appropriate testbench for a particular circuit or VHDL code, the inputs have to be defined correctly. For example, for clock input, a loop process or an iterative statement is required. A final point is that when a VHDL model is translated into the "gates and wires" that are mapped onto a programmable logic device such as a CPLD or FPGA, then it is the actual hardware being configured, rather than the VHDL code being "executed" as if on some form of a processor chip.

Артықшылықтар

VHDL-дің негізгі артықшылығы, жүйелерді жобалау үшін қолданылғанда, ол синтез құралдары дизайнды нақты аппаратқа (қақпалар мен сымдарға) аударудан бұрын қажетті жүйенің мінез-құлқын сипаттауға (модельдеуге) және тексеруге (симуляциялауға) мүмкіндік береді. Тағы бір пайдасы – VHDL бір уақытта жұмыс істейтін жүйені сипаттауға мүмкіндік береді. VHDL – деректер ағыны тілі, онда әрбір оператор бір мезгілде орындалуы мүмкін, ал BASIC, C және ассамблер сияқты процедуралық бағдарламалау тілдерінде операторлар тізбегі біртіндеп, біреуден кейін біреу орындалады. VHDL жобасы көп мақсатты. Бір рет жасалған есептеу блогын көптеген басқа жобаларда пайдалануға болады. Дегенмен, көптеген құрылымдық және функционалдық блок параметрлерін (сыйымдылық параметрлері, жад көлемі, элементтік база, блок құрамы және байланыс құрылымы) реттеуге болады. VHDL жобасы көшпелі. Бір элементтік базаға арналған есептеу құрылғысы жобасын басқа элементтік базаға, мысалы, әртүрлі технологиялармен VLSI-ге ауыстыруға болады. VHDL-дің бастапқы Verilog-пен салыстырғандағы үлкен артықшылығы – VHDL толыққанды типтер жүйесіне ие. Дизайнерлер типтер жүйесін пайдаланып, әлдеқайда құрылымды код жаза алады (әсіресе жазба типтерін жариялау арқылы).

Синтезделетін конструкциялар және VHDL үлгілері

VHDL көбінесе екі мақсатта қолданылады: электрондық схемаларды модельдеу және осындай схемаларды синтездеу. Синтез – VHDL кодының компиляцияланып, FPGA немесе ASIC сияқты аппараттық платформаға түрлендірілу процесі. VHDL-дегі барлық конструкциялар синтездеуге жарамды емес. Мысалы, «10 нс күтіңіз» сияқты уақытты нақты анықтайтын көптеген конструкциялар, модельдеу үшін дұрыс болғанымен, синтездеуге жарамсыз. Әртүрлі синтез құралдарының мүмкіндіктері әртүрлі болғанымен, көптеген құралдар үшін ортақ аппараттық құрылымдарға қалай түрленетінін анықтайтын VHDL-дің ортақ синтезделетін бөлігі бар. IEEE 1076.6 тілдің ресми синтездік бөлігін анықтайды. Синтез үшін стандартты емес конструкциялар нәтижелердің қате немесе тиімсіз болуына себеп болғандықтан, әдетте өте түйсікті код жазу "жақсы тәжірибе" саналады.

Стандартты кітапханалар

Сондай-ақ стандартты жиынтықтар деп те аталады.