Баспа тізбектері мен интегралдық схемаларды тестілеу үшін қолданылатын Boundary Scan (JTAG) технологиясы туралы ақпарат. IEEE 1149.1 стандарты, BSDL сипаттамасы.
Ағылшыншамен салыстырыңыз: абзацты басыңыз — түпнұсқа терезеде ашылады. Абзац астындағы EN түймесі оны мәтін ішінде көрсетеді.
Мазмұны
Кіріспе
Шекаралық сканерлеу – баспалы схема тақталарындағы немесе интегралдық схема ішіндегі кіші блоктардағы қосылыстарды (сымдарды) сынау әдісі. Шекаралық сканерлеу сонымен қатар интегралдық схема тіректерінің күйін бақылау, кернеуді өлшеу немесе интегралдық схеманың ішкі кіші блоктарын талдау үшін де кеңінен қолданылатын жөндеу әдісі болып табылады. Бірлескен сынақ әрекеттері тобы (JTAG) 1990 жылы IEEE Std. 1149.1 1990 ретінде стандартталған шекаралық сканерлеу сынақтарына арналған ережелерді әзірледі. 1994 жылы IEEE Std 1149.1 стандартына сәйкес келетін құрылғылардың шекаралық сканерлеу логикалық мазмұнын сипаттайтын Шекаралық сканерлеуді сипаттау тілі (BSDL) туралы ақпаратты қамтитын қосымша енгізілді. Осыдан бері бұл стандартты әлемнің түкпір-түкпіріндегі электрондық құрылғыларды өндіретін компаниялар қабылдады. Шекаралық сканерлеу қазір көбінесе JTAG терминімен қолданылады.
Boundary scan is a method for testing interconnects (wire lines) on printed circuit boards or sub blocks inside an integrated circuit. Boundary scan is also widely used as a debugging method to watch integrated circuit pin states, measure voltage, or analyze sub blocks inside an integrated circuit. The Joint Test Action Group (JTAG) developed a specification for boundary scan testing that was standardized in 1990 as the IEEE Std. 1149.1 1990. In 1994, a supplement that contains a description of the Boundary Scan Description Language (BSDL) was added which describes the boundary scan logic content of IEEE Std 1149.1 compliant devices. Since then, this standard has been adopted by electronic device companies all over the world. Boundary scan is now mostly synonymous with JTAG.
Сынау
Шекаралық сканерлеу архитектурасы физикалық сынақ зондтарын қолданбай, өзара байланыстарды (логикалық кластерлер, жадтар және т.б.) сынау мүмкіндігін қамтамасыз етеді. Бұл құрылғының әрбір тірегіне қосылған және сол тіректің қызметін таңдап өзгерте алатын кем дегенде бір сынақ ұяшығын қосуды білдіреді. Әрбір сынақ ұяшығы JTAG сканерлік тізбегі арқылы сигналды тіреуге жіберіп, тақтадағы жеке ізге жеткізу үшін бағдарламаланады; тақта ізінің соңындағы ұяшықты оқу арқылы екі тіреудің тақта ізімен дұрыс байланысқандығы тексеріледі. Егер із басқа сигналға қысқа тұйықталса немесе ашық болса, соңғы тіреуге дұрыс сигнал жетпейді, бұл ақауды көрсетеді.
The boundary scan architecture provides a means to test interconnects (including clusters of logic, memories, etc.) without using physical test probes; this involves the addition of at least one test cell that is connected to each pin of the device and that can selectively override the functionality of that pin. Each test cell may be programmed via the JTAG scan chain to drive a signal onto a pin and thus across an individual trace on the board; the cell at the destination of the board trace can then be read, verifying that the board trace properly connects the two pins. If the trace is shorted to another signal or if the trace is open, the correct signal value does not show up at the destination pin, indicating a fault.
Чиптегі инфрақұрылым
Шекаралық сканерлеу мүмкіндігін қамтамасыз ету үшін, интегралды схемалар (IC) өндірушілері әрбір құрылғысына қосымша логика қосады, оның ішінде әрбір сыртқы із үшін сканерлеу жасушаларын. Бұл жасушалар бір-бірімен байланысып, сыртқы шекаралық сканерлеу тізбегін (BSR) құрайды және төрт (немесе кейде одан да көп) қосымша тіректермен және басқару схемаларын қамтитын JTAG сынақ кіру порты (TAP) контроллерінің қолдауымен біріктіріледі. Кейбір TAP контроллерлері микросхемадағы логикалық блоктар арасындағы сканерлеу тізбектерін қолдайды, ал JTAG командалары BSR орнына осы ішкі сканерлеу тізбектерінде жұмыс істейді. Бұл интеграцияланған компоненттерді тақтадағы жеке микросхемалар сияқты сынауға мүмкіндік береді. Микросхемадағы жөндеу құралдары мұндай ішкі сканерлеу тізбектерін кеңінен пайдаланады. Бұл жобалар Verilog немесе VHDL кітапханаларының көпшілігіне енгізілген. Бұл қосымша логиканың құны минималды және, әдетте, тақта деңгейінде тиімді сынақ жүргізуге мүмкіндік беретін бағаға тұрарлық. Қалыпты жұмыс кезінде, қосылған шекаралық сканерлеу жасушалары схемаға әсер етпейтіндей және тиімді түрде көзге көрінбейтіндей етіп орнатылады. Алайда, схема сынақ режиміне ауысқанда, жасушалар дерек ағынын бір жасушадан екіншісіне жылдыруға мүмкіндік береді. Сыналатын схемаға толық дерек сөзі жылдырылғаннан кейін, оны сыртқы сигналдарды басқару үшін орнында бекітуге болады. Сөзді жылдыру, әдетте, кіріс ретінде конфигурацияланған сигналдардан кіріс мәндерін қайтарады.
To provide the boundary scan capability, IC vendors add additional logic to each of their devices, including scan cells for each of the external traces. These cells are then connected together to form the external boundary scan shift register (BSR), and combined with JTAG Test Access Port (TAP) controller support comprising four (or sometimes more) additional pins plus control circuitry. Some TAP controllers support scan chains between on chip logical design blocks, with JTAG instructions which operate on those internal scan chains instead of the BSR. This can allow those integrated components to be tested as if they were separate chips on a board. On chip debugging solutions are heavy users of such internal scan chains. These designs are part of most Verilog or VHDL libraries. Overhead for this additional logic is minimal, and generally is well worth the price to enable efficient testing at the board level. For normal operation, the added boundary scan latch cells are set so that they have no effect on the circuit, and are therefore effectively invisible. However, when the circuit is set into a test mode, the latches enable a data stream to be shifted from one latch into the next. Once a complete data word has been shifted into the circuit under test, it can be latched into place so it drives external signals. Shifting the word also generally returns the input values from the signals configured as inputs.
Сынау механизмі
Ұяшықтар деректерді тақтаға енгізуге мүмкіндік беретіндіктен, олар сынақ жағдайларын құруға арналған. Тиісті күйлерді дерек сөзін кері оқып, тест жүйесіне қайтару арқылы талдауға жіберуге болады. Осы техниканы қолдану арқылы тест жүйесі тақтаға сынақ сұранысын жүзеге асыруға мүмкіндік алады. Бүгінгі тақталардың көпшілігі компоненттермен және жолдармен тығыз орналасқандықтан, тест жүйелері үшін тақтаны сынау үшін тақтаның қажетті бөліктеріне физикалық түрде қол жеткізу өте қиын. Шекаралық сканерлеу физикалық зондтарды міндетті түрде пайдаланбастан қол жеткізуді қамтамасыз етеді. Қазіргі заманғы чиптер мен тақталарды жобалауда "Сынауға арналған жобалау" (Design For Test) маңызды мәселе болып табылады, ал оның бір әдеттегі нәтижесі – Serial Vector Format (SVF) немесе осыған ұқсас форматта ұсынылатын шекаралық сканерлеу сынақ векторлары жиынтығы.
As the cells can be used to force data into the board, they can set up test conditions. The relevant states can then be fed back into the test system by clocking the data word back so that it can be analyzed. By adopting this technique, it is possible for a test system to gain test access to a board. As most of today's boards are very densely populated with components and tracks, it is very difficult for test systems to physically access the relevant areas of the board to enable them to test the board. Boundary scan makes access possible without always needing physical probes. In modern chip and board design, Design For Test is a significant issue, and one common design artifact is a set of boundary scan test vectors, possibly delivered in Serial Vector Format (SVF) or a similar interchange format.
Қателерді жою
Шекаралық сканерлеу архитектурасы кіріктірілген жүйені әзірлеу кезеңдеріндегі әзірлеушілер мен инженерлерге көмектесетін мүмкіндіктерді де ұсынады. JTAG сынақ кіру портын (TAP) төмен жылдамдықты логикалық анализатор ретінде пайдалануға болады.
The boundary scan architecture also provides functionality which helps developers and engineers during development stages of an embedded system. A JTAG Test Access Port (TAP) can be turned into a low speed logic analyzer.
Тарих
Стэнфорд университетінің профессоры Джеймс Б. Ангел сериялық тестілеуді ұсынды. IBM деңгейге сезімтал сканерлеу дизайнын (LSSD) жасады.
James B. Angell at Stanford University proposed serial testing. IBM developed level sensitive scan design (LSSD).