Кіріспе
Интегралды схемаларда сигналдың кідіріс уақытын есептеу. Интегралды схеманы жобалауда кідірісті есептеу – бір логикалық шлюздің және оған қосылған сымдардың кідірісін есептеу үшін қолданылатын термин. Статикалық уақыт талдау керісінше, барлық жолдардың кідірісін есептейді, әрбір қақпа мен сымның кідірісін анықтау үшін кідірісті есептеуді пайдаланады. Қақпаның өзінің кідірісін есептеу үшін көптеген әдістер бар. Таңдау негізінен қажетті жылдамдық пен дәлдікке байланысты: SPICE сияқты схемалық симуляторларды қолдануға болады. Бұл ең дәл, бірақ ең баяу әдіс. Логикалық синтез, орналастыру және маршрутизация сияқты қолданбаларда екі өлшемді кестелер жиі қолданылады. Бұл кестелер шығыс жүктемесі мен кіріс еңістігін қабылдап, тізбектің кідірісі мен шығыс еңістігін тудырады. Кестелердегі мәндер әдетте схемалық симуляторларды қолдану арқылы есептеледі, бұл рәсім сипаттама немесе стандартты ұяшық сипаттамасы деп аталады. Іздеу кестелерін сақтау үшін Liberty форматы қолданылады. K-факторлық модель деп аталатын өте қарапайым модель кейде қолданылады. Бұл кідірісті тұрақты санға, содан соң k еселенген жүктеме сыйымдылығына теңестіреді. Кейінгі есептеу тілі (DCL) деп аталатын күрделі модель, кідіріс мәні қажет болған кезде пайдаланушы анықтаған бағдарламаны шақырады. Бұл кез келген күрделі модельдерді бейнелеуге мүмкіндік береді, бірақ бағдарламалық жасақтаманы жобалауда маңызды мәселелер тудырады. Логикалық күш-жігер қақпаның өлшемін ескеретін және аналитикалық тұрғыдан қарапайым кідіріс есептеуін қамтамасыз етеді. Сондай-ақ, сымның кідірісін есептеудің көптеген тәсілдері бар. Сымның кідірісі әдетте әрбір пунктке қарай өзгереді. Дәлдікті арттыру (және жылдамдықты азайту) үшін ең көп қолданылатын әдістер: Жалпы сыйымдылық (Lumped C). Сымның барлық сыйымдылығы қақпа шығысына қолданылады, ал сым арқылы кідіріс ескерілмейді. Элмор кідірісі – есептеу жылдамдығы маңызды болғанда, бірақ сым арқылы кідірісті елемеуге болмайтын жағдайларда қолданылатын қарапайым жуықтау. Ол сым сегменттерінің R және C мәндерін қарапайым есептеуде пайдаланады. Әрбір сым сегментінің кідірісі – сол сегменттің R мәніне, төменгі ағыстағы C мәніне көбейтілген сан. Содан кейін барлық кідірістер түбірден бастап қосылады. (Бұл желі ағаш тәрізді құрылымға ие деп есептеледі, бұл көптеген чиптердегі желілерге тән. Бұл жағдайда Элмор кідірісін екі ағаш арқылы O(N) уақытында есептеуге болады. Егер желі ағаш тәрізді құрылмаған болса, Элмор кідірісін есептеуге болады, бірақ матрицалық есептеулер қажет болады.) Моменттерді сәйкестендіру – анағұрлым күрделі талдау әдісі. Оны уақыт доменіндегі бірнеше моменттерді сәйкестендіру немесе жиілік доменінде жақсы рационалды жуықтау (Паде жуықтауы) деп қарастыруға болады. (Бұлар Лаплас трансформациясына өте жақын. ) Оны уақыт доменіндегі бірінші моментке сәйкес келетін Элмор кідірісінің жалпылауы деп қарастыруға болады (немесе жиілік доменінде бір полюсті жуықтауды есептейді – олар эквивалентті). Бұл техниканы алғаш рет қолданған AWE эксплицитті моменттерді сәйкестендірді. PRIMA және PVL сияқты жаңа әдістер Крылов кеңістіктеріне негізделген имплицитті моменттерді сәйкестендіреді. Бұл әдістер Элмордан баяу, бірақ дәл. Сұлбалық симуляциямен салыстырғанда олар жылдам, бірақ дәл емес. SPICE сияқты схемалық симуляторларды қолдануға болады. Бұл әдетте ең дәл, бірақ ең баяу әдіс. Жоғарыда анықталған DCL қақпалардың кідірісін есептеу үшін де, сымдарды қосу үшін де қолданылуы мүмкін. Көбінесе, қақпа мен оның шығысына қосылған барлық сымдардың есептеуін біріктіру мағыналы. Бұл комбинация көбінесе кезеңдік кідіріс деп аталады. Сымның немесе қақпаның кідірісі жақын орналасқан компоненттердің мінез-құлқына да байланысты болуы мүмкін. Бұл сигнал тұтастығын тексеру кезінде талданатын негізгі факторлардың бірі.
Delay calculation is the term used in integrated circuit design for the calculation of the gate delay of a single logic gate and the wires attached to it. By contrast, static timing analysis computes the delays of entire paths, using delay calculation to determine the delay of each gate and wire. There are many methods used for delay calculation for the gate itself. The choice depends primarily on the speed and accuracy required:
Circuit simulators such as SPICE may be used. This is the most accurate, but slowest, method. Two dimensional tables are commonly used in applications such as logic synthesis, placement and routing. These tables take an output load and input slope and generate a circuit delay and output slope. The values of the tables are usually computed using circuit simulators in a procedure referred to as characterization or standard cell characterization. A common file format for storing the lookup tables is the Liberty format. A very simple model called the K factor model is sometimes used. This approximates the delay as a constant plus k times the load capacitance. A more complex model called Delay Calculation Language, or DCL, calls a user defined program whenever a delay value is required. This allows arbitrarily complex models to be represented, but raises significant software engineering issues. Logical effort provides a simple delay calculation that accounts for gate sizing and is analytically tractable. Similarly, there are many ways to calculate the delay of a wire. The delay of a wire will normally be different for each destination. In order to increase accuracy (and decrease speed), the most common methods are:
Lumped C. The entire wire capacitance is applied to the gate output, and the delay through the wire itself is ignored. Elmore delay is a simple approximation, often used where speed of calculation is important but the delay through the wire itself cannot be ignored. It uses the R and C values of the wire segments in a simple calculation. The delay of each wire segment is the R of that segment times the downstream C. Then all delays are summed from the root. (This assumes the network is tree structured, true of most nets in chips. In this case, the Elmore delay can be calculated in time O(N) with two tree traversals. If the network is not tree structured the Elmore delay can still be computed, but involves matrix calculations.) Moment matching is a more sophisticated analytical method. It can be thought of as either matching multiple moments in the time domain or finding a good rational approximation (a Padé approximation) in the frequency domain. (These are very closely related see Laplace transform.) It can also be considered a generalization of Elmore delay, which matches the first moment in the time domain (or computes a one pole approximation in the frequency domain they are equivalent). The first use of this technique, AWE, used explicit moment matching. Newer methods such as PRIMA and PVL use implicit moment matching, based on Krylov subspaces. These methods are slower than Elmore but more accurate. Compared to circuit simulation they are faster but less accurate. Circuit simulators such as SPICE may be used. This is usually the most accurate, but slowest, method. DCL, as defined above, can be used for interconnecting as well as gate delay. Often, it makes sense to combine the calculation of a gate and all the wires connected to its output. This combination is often called the stage delay. The delay of a wire or gate may also depend on the behaviour of the nearby components. This is one of the main effects that is analyzed during signal integrity checks.
Цифрлық жобалаудағы кідіріс есептеуі
Жартылай бейімделген цифрлық дизайн аясында, алдын ала сипатталған цифрлық ақпарат көбінесе жоғарыда аталған 2D іздеу кестесі (LUT) түрінде абстракцияланады. Жартылай бейімделген дизайн әдісінің мақсаты – алдын ала жасалған және тексерілген компоненттердің блоктарын пайдаланып, үлкенірек құрылғы жасау, мысалы, микросхема. Бұл жағдайда блоктар – NAND, OR, AND сияқты логикалық қақпалар. Бұл қақпалар шындығында транзисторлардан құралған болса да, жартылай бейімделген инженер кіріс тірегінен шығыс тірегіне дейінгі кідіріс ақпаратын ғана біледі, бұл уақыт доғасы деп аталады. 2D кесте қақпаның кідірісінің екі тәуелсіз айнымалыға байланысты өзгеруін көрсетеді, әдетте, кірістегі сигналдың өзгеру жылдамдығы және шығыс тірегіндегі жүктеме. Бұл екі айнымалы дизайн терминологиясында слейв және жүктеме деп аталады. Статикалық уақытты талдау жүйесі бірінші кезекте жеке жасушалардың кідірісін есептеп, оларды қосымша талдау үшін тізбектей біріктіреді.
Статистикалық кідіріс есептеу
Чип өлшемдері кішірейген сайын, қақпалар мен сымдардың кешігуі детерминистік шамалардың орнына статистикалық бағалау ретінде қарастырылуы мүмкін. Қақпалар үшін бұл кітапхана форматтарына толықтырулар енгізуді қажет етеді. Сымдар үшін бұл сымдардың кешігуінің орташа мәні мен таралуын есептеуге мүмкіндік беретін әдістерді қажет етеді. Екі жағдайда да, шекті кернеу және металл қалыңдығы сияқты негізгі айнымалыларға тәуелділікті қамту өте маңызды, себебі олар жақын орналасқан компоненттердің кешігуі арасындағы корреляцияны тудырады. Алғашқы мысал үшін қараңыз.