Введение
Испытание Iddq — это метод тестирования интегральных схем CMOS на наличие производственных дефектов. Он основан на измерении тока питания (Idd) в статическом состоянии (когда схема не переключается и входные сигналы поддерживаются на постоянном уровне). Ток, потребляемый в этом состоянии, обычно называют Iddq (Idd в режиме покоя), отсюда и название. Испытание Iddq использует принцип, согласно которому в правильно функционирующей цифровой схеме CMOS в статическом состоянии отсутствует постоянный путь тока между источником питания и землей, за исключением небольшого тока утечки. Многие распространенные дефекты производства полупроводников приводят к увеличению тока на несколько порядков, что легко обнаружить. Это позволяет проверять микросхему на наличие множества возможных дефектов одним измерением. Дополнительное преимущество заключается в том, что он может выявлять дефекты, которые не обнаруживаются традиционными тестовыми векторами для проверки на застревание. Испытание Iddq несколько сложнее, чем просто измерение тока питания. Например, если линия закорочена на Vdd, она все равно не будет потреблять дополнительный ток, если управляющий ею элемент пытается установить на ней логическую ‘1’. Однако другой вход, который пытается установить сигнал в логический ‘0’, покажет значительное увеличение статического тока, сигнализируя о неисправном компоненте. Типичные тесты Iddq могут использовать около 20 входов. Важно отметить, что для входных сигналов теста Iddq требуется только управляемость, а не наблюдаемость, поскольку наблюдаемость обеспечивается через общее соединение питания.
Будущее тестирования Iddq
По мере уменьшения геометрии устройств, то есть транзисторов и затворов, что приводит к увеличению размеров и сложности процессоров и SoC (см. закон Мура), ток утечки становится значительно выше и менее предсказуемым. Это затрудняет определение, является ли низкий ток утечки результатом дефекта или же это естественный высокий уровень утечки. Кроме того, увеличение размера схемы означает, что влияние одной неисправности будет выражаться в меньшем проценте, что усложняет ее обнаружение при тестировании. Тем не менее, Iddq настолько полезен, что разработчики принимают меры для сохранения его эффективности. Одним из таких методов является силовое отключение (power gating), когда полное питание каждого блока может быть отключено с помощью ключа с низким током утечки. Это позволяет тестировать каждый блок отдельно или в комбинации, что значительно упрощает тестирование по сравнению с тестированием всего чипа.