SHARC процессоры: архитектура, мүмкіндіктері және қолданылуы
Super Harvard Architecture Single-Chip Computer
SHARC процессорлары: Analog Devices өнімдері, жоғары өнімді DSP, аудио өңдеу, радар жүйелері үшін қолданылады. Архитектурасы, мүмкіндіктері туралы біліңіз!
Ағылшыншамен салыстырыңыз: абзацты басыңыз — түпнұсқа терезеде ашылады. Абзац астындағы EN түймесі оны мәтін ішінде көрсетеді.
Кіріспе
Super Harvard Architecture Single Chip Computer (SHARC) – Analog Devices компаниясының жоғары өнімділігі бар, қозғалатын және қатаң нүктелі DSP процессорлары. SHARC процессорлары аудио өңдеуден бастап, бір процессормен басқарылатын артиллериялық оқ-дәрілерге дейін, және 1000 процессорлық горизонттан әрі қарай радарлық өңдеу жүйелеріне дейін, сигнал өңдеудің алуан түрлі салаларында қолданылады. Алғашқы жобалау 1994 жылғы қаңтар айына жуық уақытта жасалған. SHARC процессорлары көбінесе жақын орналасқан басқа SHARC процессорларымен көптеген тізбектік байланыстарға ие болуы тиіс, бұл оларды SMP-ге арзан балама ретінде пайдалануға мүмкіндік береді.
The Super Harvard Architecture Single Chip Computer (SHARC) is a high performance floating point and fixed point DSP from Analog Devices. SHARC is used in a variety of signal processing applications ranging from audio processing, to single CPU guided artillery shells to 1000 CPU over the horizon radar processing computers. The original design dates to about January 1994. SHARC processors are typically intended to have a good number of serial links to other SHARC processors nearby, to be used as a low cost alternative to SMP.
Сәулет
SHARC – Гарвард архитектурасы негізіндегі VLIW процессоры; ол 8 биттік немесе 16 биттік мәндерді талмайды, себебі әрбір адрес 32 биттік сөздің толық бөлігіне сілтеме жасайды, жай ғана октет емес. Сондықтан ол кішкентай эндиан да, үлкен эндиан да емес, алайда компилятор 64 биттік деректерді қолданса және/немесе бірнеше 8 биттік немесе 16 биттік мәндерді бір 32 биттік сөзге жинау мүмкіндігі болса, кез келген конвенцияны қолдана алады. C тілінде символдар 32 биттік, өйткені стандарт бойынша олар адрестелетін ең кішкентай сөз болып табылады. Нұсқаулар үшін сөздің мөлшері 48 бит, бүтін сандар мен стандартты қалқыма нүкте үшін 32 бит, ал кеңейтілген қалқыма нүкте үшін 40 бит. Код пен деректер әдетте чиптегі жадтан алынады, оны пайдаланушы қалауынша әртүрлі сөз мөлшеріне ие аймақтарға бөлуі керек. Кішкентай дерек түрлерін үлкен жадта сақтауға болады, бірақ бұл тек қосымша орынды ысыраптаумен аяқталады. 40 биттік кеңейтілген қалқыма нүктелерді қолданбайтын жүйелер чиптегі жадты екі бөлікке бөлуі мүмкін: біреуі код үшін 48 биттік, ал қалғаны – 32 биттік. Жадқа қатысты CPU нұсқауларының көпшілігі 48 биттік жадтың барлық биттеріне қол жеткізе алмайды, бірақ осы мақсат үшін арнайы 48 биттік регистр қарастырылған. Арнайы 48 биттік регистрге кіші регистрлер жұбы ретінде қол жеткізуге болады, бұл стандартты регистрлерге және олардан деректерді жылжытуға мүмкіндік береді. SHARC-пен чиптен тыс жадты пайдалануға болады. Бұл жадты тек бір мөлшерге ғана конфигурациялауға болады. Егер чиптен тыс жад ысырапты болдырмау үшін 32 биттік сөздер ретінде конфигурацияланса, онда кодты орындау және кеңейтілген қалқыма нүкте үшін тек чиптегі жадты ғана пайдалануға болады. Операциялық жүйелер бұл мәселені шешу үшін 48 биттік деректерді орындау үшін қажет болған жағдайда чиптегі жадқа көшіру үшін үстіне жабыстыруды қолдана алады. Осы үшін DMA механизмі қарастырылған. Шынайы беттеу сыртқы MMU болмаса мүмкін емес. SHARC-та 32 биттік сөздік адрес кеңістігі бар. Сөздің мөлшеріне байланысты бұл 16 ГБ, 20 ГБ немесе 24 ГБ (8 биттік «байттың» әдеттегі анықтамасын пайдалану). SHARC нұсқауларында 32 биттік дереу операнд болуы мүмкін. Бұл операндсыз нұсқаулар әдетте екі немесе одан да көп операцияны бір уақытта орындай алады. Көптеген нұсқаулар шартты және құрастыру тілінде «егер шарт» түрінде көрсетілуі мүмкін. x86 флагтарының тізілімінде ұсынылған сияқты, бірнеше шартты таңдаулар бар. Екі кешіктірілген орындалу ұясы бар. Секіруден кейін, секіруден кейінгі екі нұсқау әдетте орындалады. SHARC процессоры циклдық басқаруды қолдайды. 6 деңгейге дейін пайдалануға болады, бұл әдеттегі тармақталу нұсқауларын және циклден шығумен байланысты бухгалтерлік есептеулерді қажет етпейді. SHARC-та жалпы мақсаттағы екі толық регистр жиынтығы бар. Код олардың арасында жылдам ауысуға болады, бұл қолданба мен операциялық жүйе арасында немесе екі жіп арасында жылдам контексттік ауысуға мүмкіндік береді.
The SHARC is a Harvard architecture word addressed VLIW processor; it knows nothing of 8 bit or 16 bit values since each address is used to point to a whole 32 bit word, not just an octet. It is thus neither little endian nor big endian, though a compiler may use either convention if it implements 64 bit data and/or some way to pack multiple 8 bit or 16 bit values into a single 32 bit word. In C, the characters are 32 bit as they are the smallest addressable words by standard. The word size is 48 bit for instructions, 32 bit for integers and normal floating point, and 40 bit for extended floating point. Code and data are normally fetched from on chip memory, which the user must split into regions of different word sizes as desired. Small data types may be stored in wider memory, simply wasting the extra space. A system that does not use 40 bit extended floating point might divide the on chip memory into two sections, a 48 bit one for code and a 32 bit one for everything else. Most memory related CPU instructions can not access all the bits of 48 bit memory, but a special 48 bit register is provided for this purpose. The special 48 bit register may be accessed as a pair of smaller registers, allowing movement to and from the normal registers. Off chip memory can be used with the SHARC. This memory can only be configured for one single size. If the off chip memory is configured as 32 bit words to avoid waste, then only the on chip memory may be used for code execution and extended floating point. Operating systems may use overlays to work around this problem, transferring 48 bit data to on chip memory as needed for execution. A DMA engine is provided for this. True paging is impossible without an external MMU. The SHARC has a 32 bit word addressed address space. Depending on word size this is 16 GB, 20 GB, or 24 GB (using the common definition of an 8 bit "byte"). SHARC instructions may contain a 32 bit immediate operand. Instructions without this operand are generally able to perform two or more operations simultaneously. Many instructions are conditional, and may be preceded with "if condition " in the assembly language. There are a number of condition choices, similar to the choices provided by the x86 flags register. There are two delay slots. After a jump, two instructions following the jump will normally be executed. The SHARC processor has built in support for loop control. Up to 6 levels may be used, avoiding the need for normal branching instructions and the normal bookkeeping related to loop exit. The SHARC has two full sets of general purpose registers. Code can instantly switch between them, allowing for fast context switches between an application and an OS or between two threads.