Ағылшыншамен салыстырыңыз: абзацты басыңыз — түпнұсқа терезеде ашылады. Абзац астындағы EN түймесі оны мәтін ішінде көрсетеді.
Кіріспе
Уэферді сынау – жартылай өткізгіш құрылғысын жасау кезінде, желідегі соңғы (BEOL) процесі аяқталғаннан кейін орындалатын қадам. Бұл қадамда, уэферді кесуге (өлшегіш дайындауға) жібермес бұрын, уэфердегі барлық жеке интегралдық схемалар арнайы сынақ үлгілерін қолдану арқылы функционалдық ақауларға тексеріледі. Уэферді сынау процесін уэфер зондтағышы деп аталатын сынақ жабдығы арқылы жүргізеді. Осы процесті әртүрліше атауға болады: Уэфердің соңғы сынағы (WFT), Электрондық микросхемаларды сұрыптау (EDS) және Схемалық зондтау (CP) – ең көп қолданылатындары.
Wafer testing is a step performed during semiconductor device fabrication after the back end of line (BEOL) process is finished. During this step, performed before a wafer is sent to die preparation, all individual integrated circuits that are present on the wafer are tested for functional defects by applying special test patterns to them. The wafer testing is performed by a piece of test equipment called a wafer prober. The process of wafer testing can be referred to in several ways: Wafer Final Test (WFT), Electronic Die Sort (EDS) and Circuit Probe (CP) are probably the most common.
Вафельді зонд
Ваферлік зонд – интегралдық схемалардың жобаланған функционалдығына сәйкестігін тексеруге арналған машина. Бұл қолмен немесе автоматты түрде жұмыс істейтін тесттік жабдық. Электрлік сынақтар үшін микроскопиялық контактілер немесе зондтар жиынтығы зондтық карта деп аталады, ал вафли вакуумдық вафли ұстағышына орнатылып, электрлік контактіге жылжытылады. Құралды (немесе құралдар массивін) электрлік сынақтан өткізгеннен кейін, зонд келесі құралға (немесе массивке) жылжытылады және келесі сынақ басталуы мүмкін. Вафлилерді тиеу және түсіру үшін ваферлік зонд әдетте вафли тасымалдағышынан (немесе кассетадан) жауапты болады және вафлидегі контактілік жастықшалар мен зондтардың ұштарының арасындағы дәл тіркелуді қамтамасыз ететін автоматты үлгіні тану оптикасымен жабдықталған. Бүгінгі күнгі көп құралды пакеттер үшін, мысалы, жиналған чип өлшемі (SCSP) немесе пакеттегі жүйе (SiP) үшін – белгілі сынақтан өткен құралды (KTD) және белгілі жақсы құралды (KGD) анықтау үшін контактісіз (RF) зондтарды әзірлеу жалпы жүйелік өнімділікті арттыру үшін маңызды. Ваферлік зонд сондай-ақ вафлидегі жазу сызықтарындағы кез келген тесттік схеманы қолданады. Кейбір компаниялар құрылғылардың өнімділігі туралы ақпараттың көп бөлігін осы тесттік құрылымдардан алады. Барлық сынақ үлгілері белгілі бір құрал үшін өтілсе, оның орны IC қаптамасы кезінде кейінірек пайдалану үшін есте сақталады. Кейде құралдың жөндеуге арналған қосалқы ресурстары болады (мысалы, флэш-жад IC); егер ол кейбір сынақ үлгілерін өткізбесе, осы қосалқы ресурстарды пайдалануға болады. Егер ақаулы құралды қайта өңдеу мүмкін болмаса, ол ақаулы деп есептеледі және жойылады. Өтпейтін тізбектер әдетте құралдың ортасындағы кішкентай сия нүктесімен белгіленеді немесе өтетін/өтпейтін ақпаратты ваферлік карта деп аталатын файлда сақталады. Бұл картада контейнерлерді пайдалану арқылы өтетін және өтпейтін құралдар жіктеледі. Контейнер жақсы немесе жаман құрал ретінде анықталады. Бұл ваферлік карта содан кейін құралды бекіту процесіне жіберіледі, ол тек жақсы құралдарды таңдап, өтетін тізбектерді ғана алады. Жаман құралдарды белгілеу үшін сия нүктесі қолданылмайтын процесс субстраттық карта деп аталады. Сия нүктелері қолданылған кезде, құралды өңдеу жабдықтарындағы көру жүйелері сия нүктесін тану арқылы құралды жарамсыз деп тануы мүмкін. Кейбір ерекше жағдайларда, кейбір, бірақ барлық емес сынақ үлгілерін өткізген құрал, әдетте шектеулі функционалдылығымен, өнім ретінде әлі де қолданылуы мүмкін. Бұған ең көп таралған мысал – микропроцессор, онда кэш жадының тек бір бөлігі ғана жұмыс істейді. Бұл жағдайда процессорды кейде төменгі бағалы бөлік ретінде кішігірім жадымен және төмен өнімділікпен сатуға болады. Сонымен қатар, нашар құралдар анықталған кезде, нашар контейнерден алынған құралдарды өндірістік персонал құрастыру желісін орнату үшін пайдалана алады. Барлық сынақ үлгілерінің мазмұны және олардың интегралдық схемаға қолданылу реті сынақ бағдарламасы деп аталады. IC қаптамасынан кейін, қапталған микросхема IC сынау кезеңінде қайтадан, әдетте, бірдей немесе өте ұқсас сынақ үлгілерімен сыналады. Осы себепті, вафлиді сынау қажетсіз, артық қадам деп ойлануы мүмкін. Шын мәнінде бұл әдетте солай болмайды, өйткені ақаулы құралдарды алып тастау ақаулы құрылғыларды қаптаудың айтарлықтай шығындарын үнемдейді. Алайда, өндіріс шығымы өте жоғары болған кезде, вафлиді сынау ақаулы құрылғыларды таңбалау шығындарынан қымбат болған жағдайда, вафлиді сынау сатысын мүлдем өткізіп жіберуге болады және құралдар соқыр құрастырудан өтеді.
A wafer prober is a machine used for integrated circuits verification against designed functionality. It's either manual or automatic test equipment. For electrical testing a set of microscopic contacts or probes called a probe card are held in place whilst the wafer, vacuum mounted on a wafer chuck, is moved into electrical contact. When a die (or array of dice) have been electrically tested the prober moves the wafer to the next die (or array) and the next test can start. The wafer prober is usually responsible for loading and unloading the wafers from their carrier (or cassette) and is equipped with automatic pattern recognition optics capable of aligning the wafer with sufficient accuracy to ensure accurate registration between the contact pads on the wafer and the tips of the probes. For today's multi die packages such as stacked chip scale package (SCSP) or system in package (SiP) – the development of non contact (RF) probes for identification of known tested die (KTD) and known good die (KGD) are critical to increasing overall system yield. The wafer prober also exercises any test circuitry on the wafer scribe lines. Some companies get most of their information about device performance from these scribe line test structures. When all test patterns pass for a specific die, its position is remembered for later use during IC packaging. Sometimes a die has internal spare resources available for repairing (i. e. flash memory IC); if it does not pass some test patterns these spare resources can be used. If redundancy of failed die is not possible the die is considered faulty and is discarded. Non passing circuits are typically marked with a small dot of ink in the middle of the die, or the information of passing/non passing is stored in a file, named a wafermap. This map categorizes the passing and non passing dies by making use of bins. A bin is then defined as a good or bad die. This wafermap is then sent to the die attachment process which then only picks up the passing circuits by selecting the bin number of good dies. The process where no ink dot is used to mark the bad dies is named substrate mapping. When ink dots are used, vision systems on subsequent die handling equipment can disqualify the die by recognizing the ink dot. In some very specific cases, a die that passes some but not all test patterns can still be used as a product, typically with limited functionality. The most common example of this is a microprocessor for which only one part of the on die cache memory is functional. In this case, the processor can sometimes still be sold as a lower cost part with a smaller amount of memory and thus lower performance. Additionally when bad dies have been identified, the die from the bad bin can be used by production personnel for assembly line setup. The contents of all test patterns and the sequence by which they are applied to an integrated circuit are called the test program. After IC packaging, a packaged chip will be tested again during the IC testing phase, usually with the same or very similar test patterns. For this reason, it may be thought that wafer testing is an unnecessary, redundant step. In reality this is not usually the case, since the removal of defective dies saves the considerable cost of packaging faulty devices. However, when the production yield is so high that wafer testing is more expensive than the packaging cost of defect devices, the wafer testing step can be skipped altogether and dies will undergo blind assembly.