Задержка CAS: Время доступа к данным в оперативной памяти.

Введение

Задержка времени между командой чтения данных и моментом доступности данных в оперативной памяти компьютера.

Задержка стробирования адреса столбца (Column Address Strobe latency), также называемая задержкой CAS или CL, — это задержка в тактовых циклах между командой READ и моментом, когда данные становятся доступными. В асинхронной DRAM интервал указывается в наносекундах (абсолютное время). В синхронной DRAM интервал указывается в тактовых циклах. Поскольку задержка зависит от количества тактов, а не от абсолютного времени, фактическое время отклика модуля SDRAM на событие CAS может меняться при использовании одного и того же модуля, если тактовая частота отличается.

Фон операций с оперативной памятью

Динамическая оперативная память организована в виде прямоугольного массива. Каждый ряд выбирается горизонтальной линией выбора. Подача логического высокого сигнала вдоль данного ряда активирует MOSFET-транзисторы в этом ряду, соединяя каждый конденсатор хранения с соответствующей вертикальной линией данных. Каждая линия данных подключена к усилителю, который усиливает небольшое изменение напряжения, создаваемое конденсатором хранения. Этот усиленный сигнал затем выводится из чипа DRAM и возвращается по линии данных для восстановления (обновления) ряда. Когда ни одна линия выбора не активна, массив находится в режиме ожидания, а линии данных поддерживаются в предварительно заряженном состоянии, с напряжением посередине между высоким и низким уровнями. Этот неопределенный сигнал отклоняется в сторону высокого или низкого уровня конденсатором хранения при активации ряда. Для доступа к памяти сначала необходимо выбрать ряд и загрузить его в усилители. После этого ряд становится активным, и к столбцам можно получить доступ для чтения или записи. Латентность CAS – это задержка между моментом подачи адреса столбца и сигнала стробирования адреса столбца в модуль памяти и моментом предоставления соответствующих данных модулем памяти. Требуемый ряд должен быть уже активен; в противном случае потребуется дополнительное время. Например, типичный модуль памяти SDRAM объемом 1 ГиБ может содержать восемь отдельных чипов DRAM емкостью 1 гибибит каждый, каждый из которых обеспечивает 128 МиБ пространства для хранения. Каждый чип внутри разделен на восемь банков по 227 = 128 мегабит, каждый из которых формирует отдельный массив DRAM. Каждый банк содержит 214 = 16384 ряда по 213 = 8192 битов каждый. Доступ к одному байту памяти (от каждого чипа; всего 64 бита от всего DIMM) осуществляется путем указания 3-битового номера банка, 14-битного адреса ряда и 13-битного адреса столбца.

Влияние на скорость доступа к памяти

С асинхронной DRAM память обращалась к контроллером памяти по шине памяти на основе фиксированного времени, а не тактовой частоты, и была отделена от системной шины. Однако синхронная DRAM имеет задержку CAS, зависящую от тактовой частоты. Соответственно, задержка CAS модуля памяти SDRAM указывается в тактовых циклах, а не в абсолютном времени. Поскольку модули памяти имеют несколько внутренних банков, и данные могут выдаваться из одного банка во время задержки доступа к другому, выходные линии могут быть загружены на 100% независимо от задержки CAS благодаря конвейеризации; максимальная достижимая пропускная способность определяется исключительно тактовой частотой. К сожалению, этой максимальной пропускной способности можно достичь только в том случае, если адрес данных для чтения известен достаточно заранее; если адрес запрашиваемых данных непредсказуем, могут возникать остановки конвейера, что приведет к потере пропускной способности. Для полностью случайного доступа к памяти (также известного как произвольный доступ) соответствующая задержка — это время закрытия любого открытого ряда, плюс время открытия нужного ряда, за которым следует задержка CAS для чтения данных из него. Однако благодаря пространственной локальности часто происходит доступ к нескольким словам в одном ряду. В этом случае только задержка CAS определяет прошедшее время. Поскольку задержки CAS современных модулей DRAM указываются в тактовых циклах, а не во времени, при сравнении задержек при разных тактовых частотах необходимо переводить задержки в абсолютное время, чтобы обеспечить корректное сравнение; более высокая числовая задержка CAS все равно может быть меньше по времени, если тактовая частота выше. Аналогично, модуль памяти с пониженной тактовой частотой может иметь уменьшенное количество циклов задержки CAS для сохранения того же времени задержки CAS. Оперативная память с двойной скоростью передачи данных (DDR) выполняет две передачи на такт, и обычно описывается этой скоростью передачи. Поскольку задержка CAS указывается в тактовых циклах, а не в передачах (которые происходят как на переднем, так и на заднем фронте тактового сигнала), важно убедиться, что для вычисления времени задержки CAS используется тактовая частота (половина скорости передачи). Дополнительным усложняющим фактором является использование пакетной передачи данных. Современный микропроцессор может иметь размер кэша 64 байта, что требует восьми передач из 64-битной (восемь байт) памяти для заполнения. Задержка CAS может точно измерить только время передачи первого слова памяти; время передачи всех восьми слов также зависит от скорости передачи данных. К счастью, процессору обычно не нужно ждать всех восьми слов; пакет обычно отправляется в порядке приоритета критических слов, и первое критическое слово может быть немедленно использовано микропроцессором. В таблице ниже скорость передачи данных указана в миллионах передач, также известных как мегапередач, в секунду (MT/s), а тактовая частота — в МГц, миллионах циклов в секунду.

With asynchronous DRAM, memory was accessed by a memory controller on the memory bus based on a set timing rather than a clock, and was separate from the system bus. Synchronous DRAM, however, has a CAS latency that is dependent upon the clock rate. Accordingly, the CAS latency of an SDRAM memory module is specified in clock ticks instead of absolute time. Because memory modules have multiple internal banks, and data can be output from one during access latency for another, the output pins can be kept 100% busy regardless of the CAS latency through pipelining; the maximum attainable bandwidth is determined solely by the clock speed. Unfortunately, this maximum bandwidth can only be attained if the address of the data to be read is known long enough in advance; if the address of the data being accessed is not predictable, pipeline stalls can occur, resulting in a loss of bandwidth. For a completely unknown memory access (AKA Random access), the relevant latency is the time to close any open row, plus the time to open the desired row, followed by the CAS latency to read data from it. Due to spatial locality, however, it is common to access several words in the same row. In this case, the CAS latency alone determines the elapsed time. Because modern DRAM modules' CAS latencies are specified in clock ticks instead of time, when comparing latencies at different clock speeds, latencies must be translated into absolute times to make a fair comparison; a higher numerical CAS latency may still be less time if the clock is faster. Likewise, a memory module which is underclocked could have its CAS latency cycle count reduced to preserve the same CAS latency time. Double data rate (DDR) RAM performs two transfers per clock cycle, and it is usually described by this transfer rate. Because the CAS latency is specified in clock cycles, and not transfers (which occur on both the rising and falling edges of the clock), it is important to ensure it is the clock rate (half of the transfer rate) which is being used to compute CAS latency times. Another complicating factor is the use of burst transfers. A modern microprocessor might have a cache line size of 64 bytes, requiring eight transfers from a 64 bit wide (eight bytes) memory to fill. The CAS latency can only accurately measure the time to transfer the first word of memory; the time to transfer all eight words depends on the data transfer rate as well. Fortunately, the processor typically does not need to wait for all eight words; the burst is usually sent in critical word first order, and the first critical word can be used by the microprocessor immediately. In the table below, data rates are given in million transfers—also known as megatransfers—per second (MT/s), while clock rates are given in MHz, million cycles per second.

Примеры синхронизации памяти

+Примеры временных характеристик памяти (только задержка CAS) Тип поколения Скорость передачи данных Время передачи Время цикла Задержка CAS Первое слово Четвертое слово Восьмое слово SDRAM PC100 100 МТ/с 10,000 нс 100 МГц 10,000 нс 2 20,00 нс 50,00 нс 90,00 нс PC133 133 МТ/с 7,500 нс 133 МГц 7,500 нс 3 22,50 нс 45,00 нс 75,00 нс DDR SDRAM DDR2 SDRAM DDR3 SDRAM DDR4 SDRAM DDR5 SDRAM Тип поколения Скорость передачи данных Время передачи Время цикла Задержка CAS Первое слово Четвертое слово Восьмое слово