RISC Single Chip: Архитектура и особенности реализации.

Введение

RISC Single Chip, или RSC, — это микропроцессор на одном чипе, разработанный и изготовленный компанией International Business Machines (IBM). RSC являлся упрощенной одночиповой реализацией POWER1, многочипового центрального процессора (CPU), который реализовал архитектуру набора команд POWER (ISA). Он использовался в моделях рабочих станций начального уровня семейства IBM RS/6000, таких как модели 220 и 230. RSC работал на частотах 33 и 45 МГц. Он имеет три исполнительных устройства: устройство с фиксированной точкой, устройство с плавающей точкой и процессор ветвлений, а также унифицированный кэш инструкций и данных объемом 8 КБ. Как и в POWER1, контроллер памяти и ввода-вывода были тесно интегрированы, при этом функциональные устройства отвечали за функции: интерфейс памяти и устройство последовательности, размещенные на той же кристалле, что и процессор. RSC содержит девять функциональных блоков: устройство выполнения с фиксированной точкой (FXU), устройство выполнения с плавающей точкой (FPU), блок управления памятью (MMU), интерфейс памяти (MIU), устройство последовательности, общий процессорный блок на чипе (COP), блок выборки инструкций и блок очереди и диспетчеризации инструкций. Устройство с фиксированной точкой выполняет целочисленные инструкции, генерирует адреса в операциях загрузки и сохранения, а также некоторые части инструкций ветвления. Оно имеет трехступенчатый конвейер, состоящий из этапов декодирования, выполнения и записи результата. Некоторые инструкции требуют нескольких циклов на этапе выполнения, прежде чем они будут завершены. Устройство с плавающей точкой выполняет инструкции с плавающей точкой. В отличие от POWER1, RSC не имеет возможности переименования регистров из-за ограниченной площади кристалла, в которую необходимо поместить устройство. Для дальнейшей экономии площади кристалла, массив умножения-сложения с плавающей точкой имеет ширину 32 бита. Для выполнения 64-битных (двойной точности) операций операнды разбиваются на два, и инструкция дважды проходит через массив умножения-сложения. Конвейер с плавающей точкой состоит из четырех этапов: декодирование, умножение, сложение и запись результата. RSC имеет унифицированный кэш объемом 8 КБ вместо отдельных кэшей инструкций и больших кэшей данных, как в POWER1. Унифицированный кэш имеет двухнаправленную ассоциативность и использует политику сквозной записи (store through) без перезагрузки при промахе записи и политику замены наименее недавно использованных (LRU). Он имеет размер линии кэша 64 байта, и каждая линия кэша секционирована на четыре квадворда (16 байт), при этом каждому квадворду присвоен свой собственный бит валидности в каталоге кэша. Во время каждого цикла из него можно прочитать четыре слова и записать два двойных слова. Ширина шины данных памяти составляет 72 бита, при этом 64 бита используются для шины данных и 8 бит — для кода коррекции ошибок (ECC). Интерфейс памяти управляет шиной и выполняет проверки ECC для данных, поступающих в процессор. Логика ECC способна исправлять однобитовые ошибки. По сравнению с POWER1, шина данных памяти RSC уже и использует стандартные SIMM вместо специализированных карт памяти. RSC содержал приблизительно один миллион транзисторов на кристалле размером 14,9 мм x 15,2 мм (226,48 мм2), изготовленном IBM в комплементарном металл-оксид-полупроводниковом (CMOS) процессе с минимальным размером элемента 0,8 мкм и тремя уровнями металлизации. Он упакован в керамический корпус с выводами типа pin grid array размером 36 мм x 36 мм, который имел 201 сигнальный вывод. Он требовал питания 3,6 В и потреблял 4 Вт при работе на частоте 33 МГц.

The RISC Single Chip, or RSC, is a single chip microprocessor developed and fabricated by International Business Machines (IBM). The RSC was a feature reduced single chip implementation of the POWER1, a multi chip central processing unit (CPU) which implemented the POWER instruction set architecture (ISA). It was used in entry level workstation models of the IBM RS/6000 family, such as the Model 220 and 230. The RSC operated at frequencies of 33 and 45 MHz. It has three execution units: a fixed point unit, floating point unit and branch processor; and an 8 KB unified instruction and data cache. Like the POWER1, the memory controller and I/O was tightly integrated, with the functional units responsible for the functions: a memory interface unit and sequencer unit; residing on the same die as the processor. The RSC contains nine functional units: fixed point execution unit (FXU), floating point execution unit (FPU), the memory management unit (MMU), memory interface unit (MIU), sequencer unit, common on chip processor unit (COP), instruction fetch unit, and instruction queue and dispatch unit. The fixed point unit executes integer instructions, generates addresses in load store operations and some portions of branch instructions. It has a three stage pipeline consisting of decode, execute and writeback stages. Some instructions require several cycles in the execute stage before they are completed. The floating point unit executes floating point instructions. Unlike the POWER1, the RSC does not have register renaming capability due to a limited die area in which the unit must fit in. To further save die area, the floating point multiply add array is 32 bits wide. To perform 64 bit (double precision) operations, the operands are broken into two, and the instruction passes twice through the multiply add array. The floating point pipeline consists of four stages, decode, multiply, add and writeback. The RSC has an 8 KB unified cache instead of the separate instruction and large data caches like the POWER1. The unified cache is two way set associative and uses a store through policy with no reload on a store miss and a least recently used (LRU) replacement policy. It has a cache line size of 64 bytes, and each cache line is sectored into four quadwords (16 bytes), with each quadword given its own valid bit in the cache directory. During each cycle, four words can be read from it and two doublewords can be written to it. The memory data bus is 72 bits wide, with 64 bits used for the data path and 8 bits used for error correcting code (ECC). The memory interface unit manages the bus and performs ECC checks on data coming into the processor. The ECC logic is capable of correcting single bit errors. Compared to the POWER1, the RSC memory data bus is narrower and uses industry standard SIMMs instead of custom memory cards. The RSC contained approximately one million transistors on a 14.9 mm by 15.2 mm (226.48 mm2) die fabricated by IBM in a complementary metal oxide semiconductor (CMOS) process with a minimal feature size of 0.8 μm and three levels of wiring. It is packaged in a 36 mm by 36 mm ceramic pin grid array module which had 201 signal pins. It required a 3.6 volt power supply and consumed 4 watts during operation at 33 MHz.