Пробой на защелку в MOSFET-схемах

Введение

Краткое замыкание, которое может возникнуть в схемах MOSFET.

В электронике, защелка (latch-up) – это тип короткого замыкания, который может возникнуть в интегральной схеме (ИС). Более конкретно, это непреднамеренное создание пути с низким сопротивлением между шинами питания схемы MOSFET, приводящее к возникновению паразитной структуры, которая нарушает нормальное функционирование компонента и может даже привести к его разрушению из-за перегрузки по току. Для устранения этой ситуации требуется цикл питания. Паразитная структура обычно эквивалентна тиристору (или SCR) – PNPN-структуре, которая функционирует как PNP и NPN транзисторы, соединенные последовательно. Во время защелки, когда один из транзисторов открыт, другой также начинает открываться. Они оба поддерживают друг друга в состоянии насыщения до тех пор, пока структура остается в прямом смещении и через нее протекает некоторый ток – что обычно продолжается до отключения питания. Паразитная структура SCR формируется как часть парного PMOS и NMOS транзистора в выходных драйверах логических элементов. Защелка не обязательно должна возникать между шинами питания; она может возникать в любом месте, где существует необходимая паразитная структура. Распространенной причиной защелки является положительный или отрицательный импульс напряжения на входном или выходном выводе цифровой микросхемы, превышающий напряжение питания более чем на одно падение напряжения на диоде. Другой причиной является превышение напряжения питания абсолютного максимального значения, часто из-за кратковременного скачка в источнике питания. Это приводит к пробою внутреннего перехода. Это часто происходит в схемах, использующих несколько напряжений питания, которые не включаются в требуемой последовательности при включении, что приводит к превышению напряжения на линиях данных номинального входного напряжения компонентов, которые еще не достигли номинального напряжения питания. Защелки также могут быть вызваны электростатическим разрядом. Еще одной распространенной причиной защелок является ионизирующее излучение, что делает эту проблему значимой в электронных продуктах, предназначенных для космических (или очень больших высот) применений. Однократная защелка (Single Event Latch-up – SEL) – это защелка, вызванная единичным сбоем, обычно тяжелыми ионами или протонами из космических лучей или солнечных вспышек. SEL может быть полностью устранена несколькими технологическими процессами при производстве, как часть радиационной стойкости. Высокочастотные микроволновые помехи также могут вызывать защелки. Как интегральные схемы CMOS, так и интегральные схемы TTL более подвержены защелкам при повышенных температурах.

In electronics, a latch up is a type of short circuit which can occur in an integrated circuit (IC). More specifically, it is the inadvertent creation of a low impedance path between the power supply rails of a MOSFET circuit, triggering a parasitic structure which disrupts proper functioning of the part, possibly even leading to its destruction due to overcurrent. A power cycle is required to correct this situation. The parasitic structure is usually equivalent to a thyristor (or SCR), a PNPN structure which acts as a PNP and an NPN transistor stacked next to each other. During a latch up when one of the transistors is conducting, the other one begins conducting too. They both keep each other in saturation for as long as the structure is forward biased and some current flows through it which usually means until a power down. The SCR parasitic structure is formed as a part of the totem pole PMOS and NMOS transistor pair on the output drivers of the gates. The latch up does not have to happen between the power rails it can happen at any place where the required parasitic structure exists. A common cause of latch up is a positive or negative voltage spike on an input or output pin of a digital chip that exceeds the rail voltage by more than a diode drop. Another cause is the supply voltage exceeding the absolute maximum rating, often from a transient spike in the power supply. It leads to a breakdown of an internal junction. This frequently happens in circuits which use multiple supply voltages that do not come up in the required sequence on power up, leading to voltages on data lines exceeding the input rating of parts that have not yet reached a nominal supply voltage. Latch ups can also be caused by an electrostatic discharge event. Another common cause of latch ups is ionizing radiation which makes this a significant issue in electronic products designed for space (or very high altitude) applications. A single event latch up is a latch up caused by a single event upset, typically heavy ions or protons from cosmic rays or solar flares. Single event latchup (SEL) can be completely eliminated by several manufacturing techniques, as part of radiation hardening. High power microwave interference can also trigger latch ups. Both CMOS integrated circuits and TTL integrated circuits are more susceptible to latch up at higher temperatures.

Замкнутость CMOS

Все CMOS интегральные схемы имеют пути возникновения сквозного тока, но существует несколько методов проектирования, снижающих восприимчивость к этому явлению. В технологии CMOS присутствует ряд встроенных биполярных транзисторов. В технологических процессах CMOS эти транзисторы могут создавать проблемы, когда комбинация n-областей и p-областей с подложкой приводит к формированию паразитных n-p-n-p структур. Пробой этих тиристороподобных устройств приводит к короткому замыканию линий питания Vdd и земли GND, что обычно вызывает разрушение чипа или системный сбой, устранить который можно только отключением питания. Рассмотрим структуру n-области на первом рисунке. Структура n-p-n-p формируется источником NMOS-транзистора, p-подложкой, n-областью и источником PMOS-транзистора. Также показана эквивалентная схема. Когда один из двух биполярных транзисторов оказывается смещенным в прямом направлении (из-за тока, протекающего через область или подложку), он подает сигнал на базу другого транзистора. Эта положительная обратная связь увеличивает ток до тех пор, пока схема не выйдет из строя или не сгорит. Изобретение общепринятой в отрасли методики предотвращения сквозного тока в CMOS было сделано компанией Hughes Aircraft в 1977 году.

Предотвращение замыкания

Можно спроектировать чипы, устойчивые к защелке, добавив слой изолирующего оксида (называемый траншеей), который окружает как NMOS, так и PMOS транзисторы. Это разрушает паразитическую структуру кремниевого контролируемого выпрямителя (SCR) между этими транзисторами. Такие компоненты важны в случаях, когда нельзя гарантировать правильную последовательность подачи питания и сигналов, например, в устройствах с возможностью горячей замены. Устройства, изготовленные в слаболегированных эпитаксиальных слоях, выращенных на сильнолегированных подложках, также менее подвержены защелке. Сильнолегированный слой действует как поглотитель тока, где избыточные носители заряда меньшинства могут быстро рекомбинировать. Большинство устройств на кремнии на изоляторе изначально устойчивы к защелке. Защелка – это низкоомное соединение между областями (ваннами) и шинами питания. Также, для предотвращения защелки, для каждого транзистора предусматривается отдельное контактное соединение (отвод). Но это увеличивает размер устройства, поэтому производители (фабрики) предоставляют минимальное пространство для размещения отвода, например, 10 мкм в 130-нм технологии.

Испытание на зацепку

См. стандарт EIA/JEDEC по тестированию лок-апа ИМС EIA/JESD78. Этот стандарт часто ссылается в спецификациях квалификации ИМС.