Сравнивайте с английским: нажмите на абзац — оригинал откроется в окне. Кнопка EN под абзацем показывает его прямо в тексте.
Содержание
Введение
Язык описания оборудования, основанный на Verilog для интегральных схем с смешанным сигналом Verilog AMS является производным языка описания оборудования Verilog, который включает в себя расширения аналоговых и смешанных сигналов (AMS) для определения поведения аналоговых и смешанных сигнальных систем. Он расширяет циклы симулятора Verilog/SystemVerilog/VHDL, основанные на событиях, с помощью непрерывного симулятора времени, который решает дифференциальные уравнения в аналоговой области. Обе области связаны: аналоговые события могут вызвать цифровые действия и наоборот.
Hardware description language building on Verilog for mixed signal integrated circuit
Verilog AMS is a derivative of the Verilog hardware description language that includes Analog and Mixed Signal extensions (AMS) in order to define the behavior of analog and mixed signal systems. It extends the event based simulator loops of Verilog/SystemVerilog/VHDL, by a continuous time simulator, which solves the differential equations in analog domain. Both domains are coupled: analog events can trigger digital actions and vice versa.
Обзор
Стандарт Verilog AMS был создан с целью позволить конструкторам аналоговых и смешанных сигнальных систем и интегральных схем создавать и использовать модули, которые включают поведенческие описания высокого уровня, а также структурные описания систем и компонентов. Verilog AMS - это отраслевой стандартный язык моделирования для схем смешанного сигнала. Он обеспечивает семантику моделирования, основанную на непрерывном времени и событиях, и поэтому подходит для аналоговых, цифровых и смешанных аналоговых/цифровых схем. Он особенно хорошо подходит для проверки очень сложных аналоговых, смешанных сигналов и радиочастотных интегральных схем. Verilog и Verilog/AMS не являются процедурными языками программирования, а языками описания аппаратного обеспечения (HDL). Как таковые, они обеспечивают сложные и мощные языковые функции для определения и синхронизации параллельных действий и событий. С другой стороны, многие действия, определенные в программе HDL, могут выполняться параллельно (в некоторой степени похожи на потоки и задачи в процедурных языках, но гораздо более тонкозернистые). Однако Verilog/AMS может быть соединен с процедурными языками, такими как язык ANSI C, используя процедурный интерфейс Verilog симулятора, который облегчает реализацию тестовой пакеты и позволяет взаимодействовать с устаревшим кодом или оборудованием тестовой площадки. Первоначальным намерением комитета Verilog AMS был единый язык для аналогового и цифрового дизайна, однако из-за задержек в процессе слияния он остается в Accellera, в то время как Verilog превратился в SystemVerilog и перешел в IEEE.
The Verilog AMS standard was created with the intent of enabling designers of analog and mixed signal systems and integrated circuits to create and use modules that encapsulate high level behavioral descriptions as well as structural descriptions of systems and components. Verilog AMS is an industry standard modeling language for mixed signal circuits. It provides both continuous time and event driven modeling semantics, and so is suitable for analog, digital, and mixed analog/digital circuits. It is particularly well suited for verification of very complex analog, mixed signal and RF integrated circuits. Verilog and Verilog/AMS are not procedural programming languages, but event based hardware description languages (HDLs). As such, they provide sophisticated and powerful language features for definition and synchronization of parallel actions and events. On the other hand, many actions defined in HDL program statements can run in parallel (somewhat similar to threads and tasklets in procedural languages, but much more fine grained). However, Verilog/AMS can be coupled with procedural languages like the ANSI C language using the Verilog Procedural Interface of the simulator, which eases testsuite implementation, and allows interaction with legacy code or testbench equipment. The original intention of the Verilog AMS committee was a single language for both analog and digital design, however due to delays in the merger process it remains at Accellera while Verilog evolved into SystemVerilog and went to the IEEE.
Реализация
В то время как язык первоначально поддерживался только коммерческими компаниями, часть подмножества поведенческого моделирования, "Verilog A", была принята сообществом моделирования транзисторов. Переводчик ADMS поддерживает его для симуляторов с открытым исходным кодом, таких как Xyce и ngSPICE. Более полная реализация теперь доступна через OpenVAF. Симулятор Gnucap был разработан в соответствии со стандартным документом, и его поддержка Verilog AMS как для уровня симулятора, так и для моделирования поведения растет.
While the language was initially only supported by commercial companies, parts of the behavioural modeling subset, "Verilog A" was adopted by the transistor modeling community. The ADMS translator supports it for open source simulators like Xyce and ngSPICE. A more complete implementation is now available through OpenVAF. The post SPICE simulator Gnucap was designed in accordance with the standard document, and its support for Verilog AMS for both the simulator level and the behavioral modeling is growing.