Ағылшыншамен салыстырыңыз: абзацты басыңыз — түпнұсқа терезеде ашылады. Абзац астындағы EN түймесі оны мәтін ішінде көрсетеді.
Мазмұны
Кіріспе
Аралас сигнал интегралды схемасы үшін Verilog-қа негізделген аппараттық сипаттама тілі Verilog AMS - аналогтық және аралас сигнал жүйелерінің мінез-құлқын анықтау үшін Analog және Mixed Signal extensions (AMS) қосатын Verilog аппараттық сипаттама тілінің туындысы. Ол Verilog/SystemVerilog/VHDL оқиғаға негізделген симулятор циклін үздіксіз уақыт симуляторымен кеңейтеді, ол дифференциалдық теңдеулерді аналогтық доменде шешеді. Екі сала да бірігіп жұмыс істейді: аналогтық оқиғалар цифрлық әрекеттерді бастауы мүмкін және керісінше.
Hardware description language building on Verilog for mixed signal integrated circuit
Verilog AMS is a derivative of the Verilog hardware description language that includes Analog and Mixed Signal extensions (AMS) in order to define the behavior of analog and mixed signal systems. It extends the event based simulator loops of Verilog/SystemVerilog/VHDL, by a continuous time simulator, which solves the differential equations in analog domain. Both domains are coupled: analog events can trigger digital actions and vice versa.
Шолу
Verilog AMS стандарты аналогты және аралас сигнал жүйелерін және интегралды схемаларды жобалаушыларға жоғары деңгейдегі мінез-құлық сипаттамаларын, сондай-ақ жүйелер мен компоненттердің құрылымдық сипаттамаларын қамтитын модульдерді құруға және пайдалануға мүмкіндік беру мақсатымен құрылды. Verilog AMS - бұл аралас сигнал схемалары үшін өнеркәсіптік стандартты модельдеу тілі. Ол үздіксіз уақыт пен оқиғаға негізделген модельдеу семантикасын қамтамасыз етеді, сондықтан аналогты, цифрлық және аралас аналогтық / цифрлық схемаларға жарамды. Ол әсіресе өте күрделі аналогты, аралас сигналды және радиожиілік интегралдық схемаларды тексеруге өте қолайлы. Verilog және Verilog/AMS процессуалды бағдарламалау тілдері емес, оқиғаға негізделген аппараттық сипаттама тілдері (HDL). Олар параллель әрекеттер мен оқиғаларды анықтау және синхрондау үшін күрделі және қуатты тілдік мүмкіндіктер береді. Екінші жағынан, HDL бағдарламалық нұсқаулықтарында анықталған көптеген әрекеттер қатар орындалуы мүмкін (процедуралық тілдерде желілер мен тапсырмаларға ұқсас, бірақ әлдеқайда ұсақ түйірлі). Алайда Verilog/AMS-ті симулятордың Verilog Procedural Interface-ін пайдалану арқылы ANSI C тілі сияқты процедуралық тілдермен біріктіруге болады, бұл тест-пәтерді іске асыруды жеңілдетеді және мұрагерлік кодпен немесе тест-бенк жабдықтарымен өзара әрекеттесуге мүмкіндік береді. Verilog AMS комитетінің бастапқы ниеті аналогты және цифрлық дизайн үшін бір тіл болды, алайда бірігу процесінің кешігуіне байланысты ол Accellera-да қалды, ал Verilog SystemVerilog-қа айналып, IEEE-ге өтті.
The Verilog AMS standard was created with the intent of enabling designers of analog and mixed signal systems and integrated circuits to create and use modules that encapsulate high level behavioral descriptions as well as structural descriptions of systems and components. Verilog AMS is an industry standard modeling language for mixed signal circuits. It provides both continuous time and event driven modeling semantics, and so is suitable for analog, digital, and mixed analog/digital circuits. It is particularly well suited for verification of very complex analog, mixed signal and RF integrated circuits. Verilog and Verilog/AMS are not procedural programming languages, but event based hardware description languages (HDLs). As such, they provide sophisticated and powerful language features for definition and synchronization of parallel actions and events. On the other hand, many actions defined in HDL program statements can run in parallel (somewhat similar to threads and tasklets in procedural languages, but much more fine grained). However, Verilog/AMS can be coupled with procedural languages like the ANSI C language using the Verilog Procedural Interface of the simulator, which eases testsuite implementation, and allows interaction with legacy code or testbench equipment. The original intention of the Verilog AMS committee was a single language for both analog and digital design, however due to delays in the merger process it remains at Accellera while Verilog evolved into SystemVerilog and went to the IEEE.
Қолданылу
Алғашында бұл тілді тек коммерциялық компаниялар ғана қолдаған, ал мінез-құлық моделін жасаудың "Verilog A" кіші топтарының бір бөлігі транзисторларды модельдеу қауымдастығымен қабылданған. ADMS аудармашысы оны Xyce және ngSPICE сияқты ашық бастапқы кодты тренажерлар үшін қолдайды. Қазір OpenVAF арқылы толық іске асыру қол жетімді. SPICE-тен кейінгі Gnucap симуляторы стандарттық құжатқа сәйкес жобаланды және оның Verilog AMS-ті симулятор деңгейі мен мінез-құлықтық модельдеу үшін қолдауы өсіп келеді.
While the language was initially only supported by commercial companies, parts of the behavioural modeling subset, "Verilog A" was adopted by the transistor modeling community. The ADMS translator supports it for open source simulators like Xyce and ngSPICE. A more complete implementation is now available through OpenVAF. The post SPICE simulator Gnucap was designed in accordance with the standard document, and its support for Verilog AMS for both the simulator level and the behavioral modeling is growing.