Раскрытие веера в цифровой электронике

Введение

Цифровой электронный термин цифровой электроники. В цифровой электронике, *раскластеризация* – это количество входов логических элементов, которыми управляет выход другого одиночного логического элемента. В большинстве схем логические элементы соединяются для формирования более сложных цепей. Хотя ни один вход логического элемента не может быть подключен к более чем одному выходу одновременно без возникновения конфликта, часто один выход подключается к нескольким входам. Технология, используемая для реализации логических элементов, обычно позволяет напрямую соединять определенное количество входов элементов без дополнительной интерфейсной схемы. Максимальная *раскластеризация* выхода определяет его способность управлять нагрузкой: это наибольшее количество входов элементов того же типа, к которым выход может быть безопасно подключен.

Логическая практика

Максимальные пределы разветвления обычно указываются для данного логического семейства или устройства в документации производителя. Эти пределы предполагают, что управляемые устройства принадлежат к одному и тому же семейству. Когда взаимосвязаны два разных логических семейства, требуется более сложный анализ, чем анализ входного и выходного разветвления. Выходное разветвление в конечном счете определяется максимальными токами источника и стока выходного каскада и максимальными токами источника и стока подключенных входов; управляющее устройство должно быть способно обеспечивать или поглощать на своем выходе сумму токов, необходимых или предоставляемых (в зависимости от того, является ли выход высоким или низким уровнем напряжения) всеми подключенными входами, сохраняя при этом характеристики выходного напряжения. Для каждого логического семейства производитель обычно определяет "стандартный" вход с максимальными входными токами для каждого логического уровня, и выходное разветвление для выходного каскада вычисляется как количество этих стандартных входов, которыми он может управлять в худшем случае. (Следовательно, выходной каскад может фактически управлять большим количеством входов, чем указано в спецификации выходного разветвления, даже для устройств в пределах одного семейства, если конкретные управляемые устройства потребляют и/или выдают меньший ток, как указано в их документации, чем "стандартное" устройство этого семейства.) В конечном счете, способность устройства управлять (с гарантированной надежностью) набором входов определяется суммированием всех максимальных токов источника низкого уровня, указанных в документации управляемых устройств, суммированием всех максимальных токов стока высокого уровня тех же устройств и сравнением этих сумм с гарантированными максимальными характеристиками управляющего устройства по току стока низкого уровня и току источника высокого уровня, соответственно. Если обе суммы находятся в пределах пределов управляющего устройства, то оно обладает емкостью по постоянному току для управления этими входами на этих устройствах как группой, в противном случае – нет, независимо от указанного производителем числа выходного разветвления. Однако, для любого надежного производителя, если анализ токов покажет, что устройство не может управлять входами, число выходного разветвления будет соответствовать этому. При необходимости высокоскоростной коммутации сигнала, переменное сопротивление (импеданс) выходного каскада, входов и проводников между ними может значительно снизить эффективную управляющую способность выходного каскада, и этого анализа постоянного тока может быть недостаточно. См. выходное разветвление по переменному току ниже.

Maximum limits on fan out are usually stated for a given logic family or device in the manufacturer's datasheets. These limits assume that the driven devices are members of the same family. More complex analysis than fan in and fan out is required when two different logic families are interconnected. Fan out is ultimately determined by the maximum source and sink currents of an output and the maximum source and sink currents of the connected inputs; the driving device must be able to supply or sink at its output the sum of the currents needed or provided (depending on whether the output is a logic high or low voltage level) by all of the connected inputs, while maintaining the output voltage specifications. For each logic family, typically a "standard" input is defined by the manufacturer with maximum input currents at each logic level, and the fan out for an output is computed as the number of these standard inputs that can be driven in the worst case. (Therefore, it is possible that an output can actually drive more inputs than specified by fan out, even of devices within the same family, if the particular devices being driven sink and/or source less current, as reported on their data sheets, than a "standard" device of that family.) Ultimately, whether a device has the fan out capability to drive (with guaranteed reliability) a set of inputs is determined by adding up all the input low (max.) source currents specified on the datasheets of the driven devices, adding up all the input high (max.) sink currents of those same devices, and comparing those sums to the driving device's guaranteed maximum output low sink current and output high source current specifications, respectively. If both totals are within the driving device's limits, then it has the DC fan out capacity to drive those inputs on those devices as a group, and otherwise it doesn't, regardless of the manufacturer's given fan out number. However, for any reputable manufacturer, if this current analysis reveals that the device cannot drive the inputs, the fan out number will agree. When high speed signal switching is required, the AC impedance of the output, the inputs, and the conductors between may significantly reduce the effective drive capacity of output, and this DC analysis may not be enough. See AC Fan out below.

Вентилятор постоянного тока

Идеальный логический элемент имел бы бесконечное входное сопротивление и нулевое выходное сопротивление, позволяя выходу элемента управлять любым количеством входов других элементов. Однако, поскольку реальные технологии производства обладают менее чем идеальными характеристиками, наступает предел, когда выход элемента не может обеспечить достаточный ток для последующих входов. Попытка сделать это приводит к падению напряжения ниже уровня, определенного для соответствующего логического уровня на данной линии, что вызывает ошибки. "Раскластеризация" (или "веерное раскрытие") – это количество входов, которые можно подключить к выходу, прежде чем ток, потребляемый входами, превысит ток, который выход может обеспечить, сохраняя при этом корректные логические уровни. Значения тока могут различаться для логического нуля и логической единицы, и в этом случае следует использовать наименьшее значение раскластеризации. Это можно выразить математически как

где – функция понижения (floor function). Исходя только из этих данных, логические элементы TTL ограничены, возможно, от 2 до 10, в зависимости от типа элемента, в то время как элементы CMOS имеют значения раскластеризации по постоянному току, которые обычно намного выше, чем те, что встречаются на практике (например, согласно спецификациям NXP Semiconductor для их CMOS-чипов серии HEF4000 при 25 °C и 15 В, раскластеризация составляет 34 000).

Вентилятор переменного тока

Однако входы реальных логических элементов имеют емкость, а также сопротивление к шинам питания. Эта емкость замедляет переход выходного сигнала предыдущего элемента и, следовательно, увеличивает его задержку распространения. В результате, вместо фиксированного веера расходимости, разработчик сталкивается с компромиссом между веером расходимости и задержкой распространения (которая влияет на максимальную скорость всей системы). Этот эффект менее выражен в системах TTL, что является одной из причин, по которой TTL долгое время сохраняла преимущество в скорости над CMOS. Часто один сигнал (например, тактовый сигнал) должен управлять значительно большим количеством элементов на чипе, чем 10. Вместо того, чтобы просто подключать выход одного элемента к 1000 различным входам, разработчики схем обнаружили, что гораздо быстрее использовать древовидную структуру (например, тактовое дерево) – например, выход этого элемента управляет 10 буферами (или эквивалентно буфером, масштабированным в 10 раз больше минимального размера), эти буферы управляют 100 другими буферами (или эквивалентно буфером, масштабированным в 100 раз больше минимального размера), а эти конечные буферы управляют 1000 необходимыми входами. В процессе физического проектирования некоторые инструменты проектирования VLSI выполняют вставку буферов как часть завершения проектирования с обеспечением целостности сигнала. Аналогично, вместо того, чтобы просто подключать все 64 выходных бита к одному 64-входному элементу NOR для генерации флага Z в 64-битном АЛУ, разработчики схем обнаружили, что гораздо быстрее использовать древовидную структуру – например, генерировать флаг Z с помощью 8-входного элемента NOR, а каждый из его входов генерируется 8-входным элементом OR. Напоминая принцип экономии разветвлений, одна из оценок общей задержки такого дерева – общее количество ступеней, умноженное на задержку каждой ступени – дает оптимальное (минимальное) значение задержки, когда каждая ступень дерева масштабируется на e, приблизительно 2,7. Разработчики цифровых интегральных схем обычно вставляют древовидные структуры, когда это необходимо, чтобы веер входа и веер расходимости каждого элемента на чипе находились в диапазоне от 2 до 10. Динамический или переменный веер расходимости, а не статический, поэтому является основным ограничивающим фактором во многих практических случаях из-за ограничения скорости. Например, предположим, что у микроконтроллера есть 3 устройства на его адресных и шинах данных, и микроконтроллер может управлять емкостью шины 35 пФ при максимальной тактовой частоте. Если каждое устройство имеет входную емкость 8 пФ, то допустимая емкость проводников составляет всего 11 пФ. (Трассы на печатных платах обычно имеют емкость 1-2 пФ на дюйм, поэтому длина трасс в этом случае может быть не более 5,5 дюймов.) Если это условие по длине трасс не выполняется, то микроконтроллер должен работать на более низкой скорости шины для обеспечения надежной работы, или в схему необходимо включить буферный чип с более высоким выходным током. Более высокий выходной ток увеличивает скорость, поскольку ток – это скорость потока заряда, поэтому увеличение тока быстрее заряжает емкость, а напряжение на конденсаторе равно заряду, деленному на емкость. Следовательно, при большем токе напряжение изменяется быстрее, что позволяет быстрее передавать сигналы по шине. К сожалению, из-за более высоких скоростей современных устройств для точного определения динамического веера расходимости может потребоваться моделирование IBIS, поскольку динамический веер расходимости не четко определен в большинстве технических описаний. (См. внешнюю ссылку для получения дополнительной информации.)

However, inputs of real gates have capacitance as well as resistance to the power supply rails. This capacitance will slow the output transition of the previous gate and hence increase its propagation delay. As a result, rather than a fixed fan out the designer is faced with a trade off between fan out and propagation delay (which affects the maximum speed of the overall system). This effect is less marked for TTL systems, which is one reason why TTL maintained a speed advantage over CMOS for many years. Often a single signal (as an extreme example, the clock signal) needs to drive far more than 10 things on a chip. Rather than simply wiring the output of a gate to 1000 different inputs, circuit designers have found that it runs much faster to have a tree (as an extreme example, a clock tree) – for example, have the output of that gate drive 10 buffers (or equivalently a buffer scaled 10 times as big as the minimum size buffer), those buffers drive 100 other buffers (or equivalently a buffer scaled 100 times as big as the minimum size buffer), and those final buffers to drive the 1000 desired inputs. During physical design, some VLSI design tools do buffer insertion as part of signal integrity design closure. Likewise, rather than simply wiring all 64 output bits to a single 64 input NOR gate to generate the Z flag on a 64 bit ALU, circuit designers have found that it runs much faster to have a tree – for example, have the Z flag generated by an 8 input NOR gate, and each of their inputs generated by an 8 input OR gate. Reminiscent of radix economy, one estimate for the total delay of such a tree—the total number of stages by the delay of each stage – gives an optimum (minimum delay) when each stage of the tree is scaled by e, approximately 2.7. People who design digital integrated circuits typically insert trees whenever necessary such that the fan in and fan out of each and every gate on the chip is between 2 and 10. Dynamic or AC fan out, not DC fan out is therefore the primary limiting factor in many practical cases, due to the speed limitation. For example, suppose a microcontroller has 3 devices on its address and data lines, and the microcontroller can drive 35 pF of bus capacitance at its maximum clock speed. If each device has 8 pF of input capacitance, then only 11 pF of trace capacitance is allowable. (Routing traces on printed circuit boards usually have 1 2 pF per inch so the traces in this case can be 5.5 inches long max.) If this trace length condition can't be met, then the microcontroller must be run at a slower bus speed for reliable operation, or a buffer chip with higher current drive must be inserted into the circuit. Higher current drive increases speed since ; more simply, current is rate of flow of charge, so increased current charges the capacitance faster, and the voltage across a capacitor is equal to the charge on it divided by the capacitance. So with more current, voltage changes faster, which allows faster signaling over the bus. Unfortunately, due to the higher speeds of modern devices, IBIS simulations may be required for exact determination of the dynamic fan out since dynamic fan out is not clearly defined in most datasheets. (See the external link for more information.)