Ағылшыншамен салыстырыңыз: абзацты басыңыз — түпнұсқа терезеде ашылады. Абзац астындағы EN түймесі оны мәтін ішінде көрсетеді.
Кіріспе
Efficeon (efficēon деп стильделген) процессоры – Transmeta компаниясының 2004 жылы шыққан екінші буын 256 биттік VLIW дизайны. Ол x86 процессорлары үшін жазылған кодты чиптің түпкілікті нұсқаулар жиынтығына түрлендіру үшін «Кодты морфтау бағдарламалық жасақтамасын» (CMS) пайдаланады. Бұрынғы моделі Transmeta Crusoe сияқты, Efficeon есептеу тиімділігіне, төмен қуат тұтынуға және аз жылу бөлуге баса назар аударады.
The Efficeon (stylized as efficēon) processor is Transmeta's second generation 256 bit VLIW design released in 2004 which employs a software engine Code Morphing Software (CMS) to convert code written for x86 processors to the native instruction set of the chip. Like its predecessor, the Transmeta Crusoe (a 128 bit VLIW architecture), Efficeon stresses computational efficiency, low power consumption, and a low thermal footprint.
Өңдеуші
Efficeon процессорлары Intel Pentium 4 процессорларының мүмкіндіктеріне ең жақын, бірақ AMD Opteron процессорлары сияқты, толық интеграцияланған жад контроллеры, HyperTransport IO шинасы және NX битін, немесе PAE режиміне x86 кеңейтімді орындамау мүмкіндігін ұсынады. NX битіне қолдау CMS 6.0.4 нұсқасынан бастап қолжетімді. Efficeon процессорларының есептеу өнімділігі Intel Pentium M сияқты мобильді процессорларға қарағанда төмен деп есептеледі, бірақ осы бәсекелес процессорлардың салыстырмалы өнімділігі туралы ақпарат аз. Efficeon екі типтегі корпуста шығарылды: 783 және 592 контактілі шарлы тор массиві (BGA). Оның қуат тұтынуы орташа деңгейде (кейбір үлгілер 1 ГГц жиілікте 3 Вт, ал 1,5 ГГц жиілікте 7 Вт тұтынады), сондықтан оны пассивті салқындатуға болады. Бұл чиптің екі буыны өндірілді. Бірінші буын (TM8600) TSMC 0,13 микрометрлік технологиямен жасалған және 1,2 ГГц дейін жиілікте шығарылды. Екінші буын (TM8800 және TM8820) Fujitsu 90 нм технологиясын пайдаланып, 1 ГГц-тан 1,7 ГГц-қа дейінгі жиілік диапазонында өндірілді. Efficeon құрамында екі арифметикалық-логикалық құрылғы, екі жүктеу/сақтау/қосу құрылғысы, екі орындау құрылғысы, екі қозғалмалы нүкте/MMX/SSE/SSE2 құрылғысы, бір тармақ болжау құрылғысы, бір псевдоним құрылғысы және бір басқару құрылғысы бар. VLIW ядросы бір циклде 256 биттік VLIW нұсқауын орындай алады, бұл «молекула» деп аталады, және бір циклде сегіз 32 биттік нұсқауды (атомдар деп аталады) сақтауға арналған орын бар. Efficeon 128 КБ L1 нұсқаулар кэшімен, 64 КБ L1 деректер кэшімен және 1 МБ L2 кэшімен жабдықталған. Барлық кэштер чиптің өзінде орналасқан. Сонымен қатар, Efficeon CMS (кодты өзгерту бағдарламалық жасақтамасы) динамикалық түрде аударылған x86 нұсқауларының аударма кэші үшін негізгі жадтың шағын бөлігін (әдетте 32 МБ) резервтейді.
Efficeon most closely mirrors the feature set of Intel Pentium 4 processors, although, like AMD Opteron processors, it supports a fully integrated memory controller, a HyperTransport IO bus, and the NX bit, or no execute x86 extension to PAE mode. NX bit support is available starting with CMS version 6.0.4. Efficeon's computational performance relative to mobile CPUs like the Intel Pentium M is thought to be lower, although little appears to be published about the relative performance of these competing processors. Efficeon came in two package types: a 783 and a 592 contact ball grid array (BGA). Its power consumption is moderate (with some consuming as little as 3 watts at 1 GHz and 7 watts at 1.5 GHz), so it can be passively cooled. Two generations of this chip were produced. The first generation (TM8600) was manufactured using a TSMC 0.13 micrometre process and produced at speeds up to 1.2 GHz. The second generation (TM8800 and TM8820) was manufactured using a Fujitsu 90 nm process and produced at speeds ranging from 1 GHz to 1.7 GHz. Internally, the Efficeon has two arithmetic logic units, two load/store/add units, two execute units, two floating point/MMX/SSE/SSE2 units, one branch prediction unit, one alias unit, and one control unit. The VLIW core can execute a 256 bit VLIW instruction per cycle, which is called a molecule, and has room to store eight 32 bit instructions (called atoms) per cycle. The Efficeon has a 128 KB L1 instruction cache, a 64 KB L1 data cache and a 1 MB L2 cache. All caches are on die. Additionally, the Efficeon CMS (code morphing software) reserves a small portion of main memory (typically 32 MB) for its translation cache of dynamically translated x86 instructions.