Эффисон (efficēon) – 256-битный VLIW процессор Transmeta (2004). Преобразует x86 код, энергоэффективен, с низким тепловыделением. Сравнение с Pentium M.
Сравнивайте с английским: нажмите на абзац — оригинал откроется в окне. Кнопка EN под абзацем показывает его прямо в тексте.
Введение
Efficeon (стилизованный как efficēon) — это процессор второго поколения, разработанный Transmeta на архитектуре VLIW с разрядностью 256 бит и выпущенный в 2004 году. Он использует программный движок Code Morphing Software (CMS) для преобразования кода, написанного для процессоров x86, в нативный набор инструкций чипа. Как и его предшественник, Transmeta Crusoe (архитектура VLIW 128 бит), Efficeon делает акцент на вычислительной эффективности, низком энергопотреблении и небольшом тепловыделении.
The Efficeon (stylized as efficēon) processor is Transmeta's second generation 256 bit VLIW design released in 2004 which employs a software engine Code Morphing Software (CMS) to convert code written for x86 processors to the native instruction set of the chip. Like its predecessor, the Transmeta Crusoe (a 128 bit VLIW architecture), Efficeon stresses computational efficiency, low power consumption, and a low thermal footprint.
Обработка
Efficeon наиболее точно соответствует набору функций процессоров Intel Pentium 4, хотя, как и процессоры AMD Opteron, он поддерживает полностью интегрированный контроллер памяти, шину HyperTransport IO и бит NX, или расширение x86 для предотвращения исполнения кода в режиме PAE. Поддержка NX-бит доступна, начиная с версии CMS 6.0.4. Считается, что вычислительная производительность Efficeon по сравнению с мобильными процессорами, такими как Intel Pentium M, ниже, хотя мало что опубликовано об относительной производительности этих конкурирующих процессоров. Efficeon выпускался в двух типах корпусов: с 783 и 592 контактами в виде шарового грида (BGA). Его энергопотребление умеренное (некоторые модели потребляют всего 3 Вт при 1 ГГц и 7 Вт при 1,5 ГГц), что позволяет осуществлять пассивное охлаждение. Было произведено два поколения этого чипа. Первое поколение (TM8600) изготавливалось по технологии TSMC 0,13 мкм и выпускалось на частотах до 1,2 ГГц. Второе поколение (TM8800 и TM8820) изготавливалось по технологии Fujitsu 90 нм и выпускалось на частотах от 1 ГГц до 1,7 ГГц. Внутренняя архитектура Efficeon включает два арифметико-логических устройства, два блока загрузки/хранения/сложения, два блока исполнения, два блока операций с плавающей точкой/MMX/SSE/SSE2, один блок предсказания переходов, один блок алиасинга и один блок управления. Ядро VLIW способно выполнять 256-битные VLIW-инструкции за цикл, называемые "молекулами", и имеет возможность хранить восемь 32-битных инструкций ("атомов") за цикл. Efficeon оснащен кэшем L1 для инструкций объемом 128 КБ, кэшем L1 для данных объемом 64 КБ и кэшем L2 объемом 1 МБ. Все кэши расположены на кристалле. Кроме того, Efficeon CMS (программное обеспечение для изменения кода) резервирует небольшую часть основной памяти (обычно 32 МБ) для своего кэша трансляции динамически транслируемых инструкций x86.
Efficeon most closely mirrors the feature set of Intel Pentium 4 processors, although, like AMD Opteron processors, it supports a fully integrated memory controller, a HyperTransport IO bus, and the NX bit, or no execute x86 extension to PAE mode. NX bit support is available starting with CMS version 6.0.4. Efficeon's computational performance relative to mobile CPUs like the Intel Pentium M is thought to be lower, although little appears to be published about the relative performance of these competing processors. Efficeon came in two package types: a 783 and a 592 contact ball grid array (BGA). Its power consumption is moderate (with some consuming as little as 3 watts at 1 GHz and 7 watts at 1.5 GHz), so it can be passively cooled. Two generations of this chip were produced. The first generation (TM8600) was manufactured using a TSMC 0.13 micrometre process and produced at speeds up to 1.2 GHz. The second generation (TM8800 and TM8820) was manufactured using a Fujitsu 90 nm process and produced at speeds ranging from 1 GHz to 1.7 GHz. Internally, the Efficeon has two arithmetic logic units, two load/store/add units, two execute units, two floating point/MMX/SSE/SSE2 units, one branch prediction unit, one alias unit, and one control unit. The VLIW core can execute a 256 bit VLIW instruction per cycle, which is called a molecule, and has room to store eight 32 bit instructions (called atoms) per cycle. The Efficeon has a 128 KB L1 instruction cache, a 64 KB L1 data cache and a 1 MB L2 cache. All caches are on die. Additionally, the Efficeon CMS (code morphing software) reserves a small portion of main memory (typically 32 MB) for its translation cache of dynamically translated x86 instructions.