IBM POWER5: Архитектура и особенности многопоточности

Введение

2004 год – семейство мультипроцессоров IBM POWER5 – микропроцессор, разработанный и произведенный компанией IBM. Это усовершенствованная версия POWER4. Основные улучшения включают поддержку одновременной многопоточности (SMT) и контроллер памяти, интегрированный в кристалл. POWER5 – двухъядерный микропроцессор, каждое ядро которого поддерживает один физический поток и два логических потока, что в сумме дает два физических и четыре логических потока.

История

Технические детали микропроцессора были впервые представлены на конференции Hot Chips в 2003 году. Более полное описание было представлено на Микропроцессорном форуме в 2003 году 14 октября 2003 года. POWER5 не поступал в открытую продажу и использовался исключительно компанией IBM и её партнерами. Системы, использующие этот микропроцессор, были представлены в 2004 году. POWER5 конкурировал на рынке высокопроизводительных корпоративных серверов, главным образом с Intel Itanium 2, а также в меньшей степени с Sun Microsystems UltraSPARC IV и Fujitsu SPARC64 V. В 2005 году он был заменен улучшенной версией – POWER5+.

Описание

POWER5 является дальнейшим развитием POWER4. Добавление двухпоточной многозадачности потребовало дублирования обратного стека, счетчика команд, буфера инструкций, блока завершения группы и очереди хранения, чтобы каждый поток имел собственные ресурсы. Большинство ресурсов, таких как регистровые файлы и исполнительные устройства, являются общими, хотя каждый поток видит свой собственный набор регистров. POWER5 реализует одновременную многопоточность (SMT), позволяющую одновременно выполнять два потока. POWER5 может отключать SMT для оптимизации под текущую нагрузку. Поскольку многие ресурсы, такие как регистровые файлы, используются двумя потоками, их емкость во многих случаях была увеличена для компенсации потери производительности. Количество целочисленных и регистров с плавающей точкой увеличено до 120 каждого, по сравнению с 80 целочисленными и 72 регистрами с плавающей точкой в POWER4. Емкость очереди выдачи операций с плавающей точкой также увеличена до 24 элементов с 20. Емкость унифицированного кэша L2 увеличена до 1,875 МБ, а ассоциативность – до 10-канальной. Унифицированный кэш L3 был размещен непосредственно на корпусе, а не в отдельных внешних чипах. Его емкость увеличена до 36 МБ. Как и в POWER4, кэш используется двумя ядрами. Доступ к кэшу осуществляется через две однонаправленные 128-битные шины, работающие на половине частоты ядра. Контроллер памяти на кристалле поддерживает до 64 ГБ памяти DDR и DDR2. Он использует высокочастотные последовательные шины для связи с внешними буферами, которые соединяют модули памяти с двойной плотностью (DIMM) с микропроцессором. POWER5 содержит 276 миллионов транзисторов и имеет площадь 389 мм². Он изготовлен компанией IBM по 0,13 мкм технологии кремния на изоляторе (SOI) с использованием комплементарной металл-оксид-полупроводниковой (CMOS) технологии с восемью слоями медных соединений. Кристалл POWER5 упаковывается либо в модуль с двумя чипами (DCM), либо в модуль с несколькими чипами (MCM). DCM содержит один кристалл POWER5 и соответствующий ему кристалл кэша L3. MCM содержит четыре кристалла POWER5 и четыре кристалла кэша L3, по одному для каждого кристалла POWER5, и имеет размеры 95 мм x 95 мм. Несколько процессоров POWER5 в высокопроизводительных системах могут быть объединены для работы как единый векторный процессор с помощью технологии ViVA (Virtual Vector Architecture).

The POWER5 is a further development of the POWER4. The addition of two way multithreading required the duplication of the return stack, program counter, instruction buffer, group completion unit and store queue so that each thread may have its own. Most resources, such as the register files and execution units, are shared, although each thread sees its own set of registers. The POWER5 implements simultaneous multithreading (SMT), where two threads are executed simultaneously. The POWER5 can disable SMT to optimize for the current workload. As many resources such as the register files are shared by two threads, they are increased in capacity in many cases to compensate for the loss of performance. The number of integer and floating point registers is increased to 120 each, from 80 integer and 72 floating point registers in the POWER4. The floating point issue queue is also increased in capacity to 24 entries from 20. The capacity of the L2 unified cache was increased to 1.875 MB and the set associativity to 10 way. The unified L3 cache was brought on package instead of located externally in separate chips. Its capacity was increased to 36 MB. Like the POWER4, the cache is shared by the two cores. The cache is accessed via two unidirectional 128 bit buses operating at half the core frequency. The on die memory controller supports up to 64 GB of DDR and DDR2 memory. It uses high frequency serial buses to communicate with external buffers that interface the dual inline memory modules (DIMMs) to the microprocessor. The POWER5 contains 276 million transistors and has an area of 389 mm2. It is fabricated by IBM in a 0.13 μm silicon on insulator (SOI) complementary metal–oxide–semiconductor (CMOS) process with eight layers of copper interconnect. The POWER5 die is packaged in either a dual chip module (DCM) or a multi chip module (MCM). The DCM contains one POWER5 die and its associated L3 cache die. The MCM contains four POWER5 dies and four L3 cache dies, one for each POWER5 die, and measures 95 mm by 95 mm. Several POWER5 processors in high end systems can be coupled together to act as a single vector processor by a technology called ViVA (Virtual Vector Architecture).

POWER5+

POWER5+ — это улучшенная версия POWER5, представленная 4 октября 2005 года. Первоначальные улучшения заключались в снижении энергопотребления благодаря использованию более современного техпроцесса. Чип POWER5+ изготавливался по 90-нм техпроцессу. Это привело к уменьшению площади кристалла с 389 мм² до 243 мм². Тактовая частота при запуске не была увеличена и оставалась в диапазоне от 1,5 до 1,9 ГГц. 14 февраля 2006 года были выпущены новые версии с тактовой частотой 2,2 ГГц, а 25 июля 2006 года — 2,3 ГГц. POWER5+ поставлялся в тех же корпусах, что и предыдущие микропроцессоры POWER5, но также был доступен в виде четырехчипового модуля (QCM), содержащего два кристалла POWER5+ и два кристалла L3 кэш-памяти, по одному на каждый кристалл POWER5+. Эти чипы QCM работали на тактовой частоте от 1,5 до 1,8 ГГц.

Продукты

IBM использует микропроцессоры DCM и MCM POWER5 в своих серверных линейках System p и System i, в сервере хранения DS8000, а также в качестве встроенных микропроцессоров в высокопроизводительных принтерах Infoprint. Микропроцессоры DCM POWER5 применяются IBM в высококлассных рабочих станциях IntelliStation POWER 285. Среди сторонних пользователей микропроцессоров POWER5 – компания Groupe Bull, использующая их в серверах Escala, и компания Hitachi, в компьютерах SR11000, оснащенных до 128 микропроцессорами POWER5+, несколько установок которых представлены в списке 500 самых мощных суперкомпьютеров TOP500 за 2007 год. IBM использует POWER5+ QCM в своих серверах System p5 510Q, 520Q, 550Q и 560Q.